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作者 myglobe 在 PTT [ Electronics ] 看板的留言(推文), 共20則

限定看板：Electronics

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[ Electronics ]15 留言, 推噓總分: +7

作者: Chanchuan - 發表於 2010/08/05 23:49(13年前)

3^F推myglobe:clock包含頻率跟相位 pll是一個頻相混合的迴授系統08/06 00:58

7^F推myglobe:DLL配合相位混合也可以不過你要考量noise的來源決定用啥08/06 02:05

9^F推myglobe:濾不乾靜遠比沒有濾好 noise來源非常重要選架構條件之一08/06 02:13

10^F→myglobe:這邊的架構是指昇降頻系統要選的電路不是單指PLL08/06 02:15

[ Electronics ]12 留言, 推噓總分: +8

作者: beggerchou - 發表於 2008/11/26 14:24(15年前)

1^F推myglobe:這東西不能亂傳的可以去CIC申請.13跟90 就有lib檔了11/26 16:11

[ Electronics ]8 留言, 推噓總分: +3

作者: andy6082001 - 發表於 2008/11/23 10:54(15年前)

5^F推myglobe:一個小而美的專題絕對比大而無章專題好越簡單越困難11/23 12:36

[ Electronics ]21 留言, 推噓總分: +4

作者: myglobe - 發表於 2008/11/22 05:02(15年前)

5^F→myglobe:sorry 想討論一點 bitline拉到vdd/2 對read margin不一定11/22 11:22

6^F→myglobe:好通常可能更差主要原因在vdd/2的時候雖然DC點提昇較少11/22 11:23

7^F→myglobe:但是整個MARGIN下降這跟寫是一樣的動作當讀取的時候11/22 11:24

8^F→myglobe:再配上雜訊轉態機會是有的因此通常設計bitline的預充電11/22 11:25

9^F→myglobe:位越高 CELL的穩定度也會比較高11/22 11:26

10^F→myglobe:當然這還要配合SA的DC點來決定11/22 11:26

11^F→myglobe:通常將Bitline設計在vdd/2 是為了用inverter-based的SA11/22 11:34

12^F→myglobe:此時當SA的inverter可視為一個class a的output11/22 11:35

13^F→myglobe:而我猜想 access nmos>latch nmos vdd/2之設計中不只讀011/22 11:52

14^F→myglobe:同時必須讀1 才會讓access nmos大於latch nmos11/22 11:55

15^F→myglobe:vdd式的bitline設計只讀0不讀1 設計準則才會有差11/22 11:56

16^F→myglobe:但READ SNM上或許還是vdd式設計較佳11/22 11:57

[ Electronics ]1 留言, 推噓總分: +1

作者: spiderman007 - 發表於 2008/10/22 20:42(15年前)

1^F推myglobe:請你擺SPICE檔或是更清楚的資料這樣不好分析10/23 05:38

[ Electronics ]4 留言, 推噓總分: +3

作者: Habon - 發表於 2008/01/28 19:17(16年前)

2^F推myglobe:Noise Margin??01/30 20:56

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