Re: [問題] DRAM,SRAM裡的電容大小 and sense ampl …
※ 引述《Shiva (Shiva)》之銘言:
抱歉 刪了一些文章
: 而SRAM的話,因為四個mos形成latch,是bistable
: 所以read時失去的電壓只要不超過VDD/2,就能自動補回來
: 因此SRAM的read是nondestructive
: 因此sense amplifer對SRAM而言只是加快速度和area improvement
: ^^^^^^^^^^^^^^^^
: 這是書上寫的,但我不明白為什麼
: 加了sense amplifier不是更增加chip area嗎?
: 請問我以上的認知是正確的嗎?
: 另外書上也寫到SRAM的Cq是parasitic capacitance
: 那麼Cq和Cb的比例是不是也和DRAM的Cs和Cb比例是差不多的呢?(書上沒提到)
: 謝謝
6T SRAM的讀與寫本身其實是一體的兩面
讀:
當SRAM在讀的時候 兩邊的BITLINE為VDD 兩端耳朵的NMOS(access mos)打開
本來為零的邏輯因為DC分壓效應 零準位會被稍稍抬昇
而外部的bitline也會因為透過分壓從VDD往下掉 透過SA被讀出來
耳朵的MOS太強 有可能造成 內部DC分壓太高 而轉態
故這個時候考量的通常是latch的nmos與耳朵的nmos比例
因為不希望內部的零被抬昇太多 因此你的latch的NMOS都盡量做的比耳朵大
一來為了讀取速度 二來為了保持read margin好
寫:
SRAM寫的時候 BITLINE一邊為零 一邊為VDD,SRAM雖說是一個latch的架構,
但仍有寫入的先後順序,先寫零再寫一
靠著一邊為零 將一邊的margin打壞,另一邊的一趁這個機會破壞原本被latch的組態
此時耳朵MOS強,可以有效的打破這個margin 讓另一邊的一破壞latch
故這時考量的是latch的pmos與耳朵的nmos比例
會讓耳朵這個nmos比pmos大 讓寫入加速
從上面可以知道sram為比例式電路,又由於SRAM主要重點為讀取速度
因為讀是利用內部電容(或說mos)去拉bitline的大電容
寫則是利用外部大電容去推內部小電容
讀幾乎都比寫還慢 故sram會在可以的範圍內 加大latch nmos的比例以加速讀取
尺寸通常為latch nmos > access nmos > latch pmos 以上為DC分析
在暫態分析中,SRAM是否會發生成功讀取但是內部被反轉的現象,還要看你WL開的時間
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夜深了,胡言亂語中希望你看的懂
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.138.46.225
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