作者查詢 / mmonkeyboyy
作者 mmonkeyboyy 在 PTT [ Electronics ] 看板的留言(推文), 共3896則
限定看板:Electronics
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11F推: 我覺得一樓講的非常有道理 但還真的蠻多不知道在寫11/21 10:05
12F→: 些什麼的....我建議是抓準幾個大journal看就好了11/21 10:06
13F→: 最少可以假定這些journal品質很好 像電路類的JSSC11/21 10:06
14F→: 還有一些TVLSI or TCASI11/21 10:07
15F→: 看久了其實也知道誰的作品會有保證....11/21 10:07
16F→: 當然ISSCC這種很重要 但看不懂很正常....11/21 10:08
17F→: 對科學有疑問不是壞事 但同時也得先自己多看看文獻11/21 10:09
18F→: 二樓 那種文章 對於工程類來說含金量並不見得高11/21 10:10
19F→: 最近一堆做xx東西電路應用模型的都走此風....根本是11/21 10:10
20F→: 亂寫....此風不可長啊11/21 10:1
28F推: @_@ 其實我不知道樓上說的這兩位是? @_@~11/21 11:54
31F推: XD 我不認識這兩位....11/21 12:47
51F推: ......現在paper很多都...還加上一堆不知道那來的人11/22 21:51
52F→: 審出來真的是吼11/22 21:51
3F推: 應該只是版子設定那裡設錯了@_@~11/13 08:29
4F→: ps跳動的....嗯 可能不是很正確11/13 08:30
6F推: diff 一下就好了11/22 02:15
7F→: 要不然也可以用logic check tool11/22 02:15
4F推: .............11/21 01:25
18F推: ................11/21 21:44
19F推: 這位版友....要不要先念點書?11/21 21:46
20F推: U這個在書上就有寫了.....11/21 21:53
21F→: XX不是沒給初值...是還沒有產生東西前的狀態unknown11/21 21:55
22F→: U是uninitializd這才是沒給初值11/21 21:57
23F→: BTW 我只是個路過的verilog小廢材 大家都太高深了11/21 21:59
24F→: 以上資料我都是google來的'11/21 22:01
25F→: 呵呵 啾咪~11/21 22:01
30F推: 我建議啦 看看state machine等章節再來11/22 00:55
31F→: 硬體語言的問題是合出來什麼並不一定知道11/22 00:56
32F→: 再加上一堆人都很"聰明"的開各種opt下去...11/22 00:56
33F→: 也許是你的老師沒教 但很多情況可以從FSM下手處理11/22 00:57
36F推: 這個我想當一兩次初學者還好 當很多次就有點..嗯@@"11/22 01:23
8F推: 電流 電流 電流11/20 10:31
8F→: CUSTOM沒差的 只要DRC可以就好 但..最後再畫就好了11/17 23:23
9F→: 畫面 幾個MEMORY cell都是這樣來的11/17 23:24
4F推: 推樓上 (哇 野狼大大也是搞EDA啊)11/15 20:59
6F推: 到處都有....ncsu xilinx opencores11/10 22:23
7F→: 英文 google 前五頁就不知道有幾個了...11/10 22:24
5F推: 不是唯一 只要合原則只動一個的道理10/30 20:42
1F推: 對10/21 00:31
2F→: 你應該是有地方一直堆資料沒清10/21 00:31
3F→: 或是你堆資料的方法是用疊加上去 overflow了10/21 00:32
7F推: 自己寫一個ring buffer10/22 10:19
8F→: 對 我昨天搜了一下 另一個可能性是driver10/22 10:19
9F→: 但具體我就沒細看了@_@~10/22 10:19
2F推: 一樓到也不是 這個東西是sync設計當出現的問題之一10/20 20:37
3F→: 這個cross clock domain design (應該是這個名字)10/20 20:38
4F推: 或是clock domain crossing 應該google 有很多10/20 20:40
26F推: 這如果沒有實驗純跑模擬應該有的會給過10/22 10:03
27F→: 但你真正實作下去會有點問題 這個現代tool會給warn10/22 10:03
28F→: ing 才是10/22 10:03