作者查詢 / e1090128
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e1090128 在 PTT 最新的留言, 共 38 則
18F推: 請問這次現場會有賣手燈嗎?11/13 17:57
250F推: 這我同班同學 推個01/09 13:36
15F推: 可以用Q II Web版 免費的,這題目我做過,我是用DE0多媒12/29 20:09
16F→: 體板,大概兩三千到三四千,他有adda板,要另外買,有寫12/29 20:09
17F→: 高速的那個就是了12/29 20:09
6F→: 我是用quartus裡的vwf跑的,但跑完後發現只有上面那三個11/21 09:22
7F→: 有顯示出來,其他兩個腳位還是XX,所以判斷式應該沒問題11/21 09:22
10F→: 那在請問一下,如果顯示U代表甚麼意思?11/21 14:24
13F→: michael有寫過verilog嗎?你知道RTL層級的寫法嗎?你知11/21 15:08
14F→: 道if也是verilog裡的語法嗎?11/21 15:08
29F→: 請問大大if沒有像我這樣用是甚麼意思,正常的寫法是如何11/22 00:04
7F→: wire oDATA是試驗時用的,應該可以不需要,chg寫reg 是10/11 22:02
8F→: 因為有寫在always 裡,但怕是判別式裡不能用reg 才有改10/11 22:02
9F→: 成wire10/11 22:02
13F→: 有問題的就是assign那條不能用條件運算子使用,會出錯,10/11 23:06
14F→: 想知到為什麼不能這樣使用,並想知到如何解決,因為我看10/11 23:06
15F→: 到的書都沒有寫到這部分,感謝10/11 23:06
24F→: J大的這方法試過了也不太行10/12 16:32
43F→: 謝謝bakerly和ericute兩位大大的提醒,問題真的是出在al10/13 16:54
44F→: always裡,因為chg訊號不同步而出錯,現已修正好成功了10/13 16:55
45F→: 因為我是自己學,實驗室也沒有其他人會,在網路上也找10/13 16:56
46F→: 不太到相關的論壇可以問問題,如果有人知道相關的10/13 16:58
47F→: verilog請跟大家一起分享學習一下,謝謝10/13 16:58
51F→: 我是覺得編譯器不過的還有方向,但過了後有結果錯誤就很10/13 21:36
52F→: 麻煩了10/13 21:36
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暱稱:肥龜
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