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作者 mmonkeyboyy 在 PTT [ Electronics ] 看板的留言(推文), 共3896則

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[問題] verilog合成出我不要的東西

[ Electronics ]67 留言, 推噓總分: +22

作者: nctukmdick - 發表於 2018/05/14 22:02(7年前)

1^F推mmonkeyboyy: 因為你自己的信號又放進去判斷句就會這樣05/14 22:14

20^F推mmonkeyboyy: 不用叫clock也可以哦~05/15 02:12

21^F→mmonkeyboyy: 除非你是用fpga系列的那就一定要用某些名05/15 02:12

22^F→mmonkeyboyy: 你的電路應該是經過簡化後得到用latch就可以了05/15 02:13

23^F→mmonkeyboyy: 就我說你的你的sensitive list上的東西又連回去邏輯05/15 02:14

24^F→mmonkeyboyy: 就會有造成此類情況你平常用沒有是因為你沒有拿clk05/15 02:15

25^F→mmonkeyboyy: 下去做判斷句05/15 02:15

26^F→mmonkeyboyy: 你可以看平常用的asyc rst做法和圖05/15 02:16

27^F→mmonkeyboyy: 再把你想要的電路換過去看看05/15 02:16

28^F→mmonkeyboyy: 如果你真不知道我在講什麼...就把opt關了有時就好了05/15 02:16

29^F→mmonkeyboyy: 這種情況很多在 gated clk就有很多了05/15 02:17

32^F推mmonkeyboyy: 如果你這段砍成這樣還有一樣問題那就是其他code了05/15 21:46

33^F→mmonkeyboyy: 還有下次問問題最好能付上所有code&軟體的資訊05/15 21:47

34^F→mmonkeyboyy: 要不然大家是隔空抓藥哦~05/15 21:48

35^F→mmonkeyboyy: 還有都是學生了不是該去問老師嗎....05/15 21:48

39^F推mmonkeyboyy: 他這段是latch但他其他stop那裡應該也是有類似的才05/15 22:45

40^F→mmonkeyboyy: 會造成這個情況不過是誰教寫這段code我比較好奇05/15 22:46

41^F→mmonkeyboyy: 要不然stop posedge其他會合出stop的ff05/15 22:47

42^F→mmonkeyboyy: 一個小概念有 edge+ 相對應的 1 or 0 就會合出latch05/15 22:48

43^F→mmonkeyboyy: posedge + ==1 + 另一個 ==0條件這樣就會出latch05/15 22:49

45^F→mmonkeyboyy: 至於理由和背後原理就再說了05/15 23:10

64^F推mmonkeyboyy: 樓上正解哦或是你把optimization取消也可能會出現05/17 02:40

65^F→mmonkeyboyy: 不一定需要clock/clk05/17 02:48

67^F推mmonkeyboyy: 樓上為什麼啊XD05/17 21:47

[問題] verilog問題

[ Electronics ]2 留言, 推噓總分: +2

作者: zhuoyan - 發表於 2018/05/15 13:36(7年前)

2^F推mmonkeyboyy: 有變化才會顯示05/15 23:27

[問題] CDL OUT問題

[ Electronics ]12 留言, 推噓總分: +5

作者: sam005 - 發表於 2018/05/07 10:16(7年前)

1^F→mmonkeyboyy: 那家的CDL?05/07 20:37

2^F推mmonkeyboyy: -hier 看看05/07 20:42

7^F→mmonkeyboyy: 我沒記錯就是 -hier打下去就會看到有沒有下面的東西05/10 23:12

8^F→mmonkeyboyy: 如果是好點的公司製程90~28應該都有的05/10 23:13

10^F推mmonkeyboyy: 是不是要引入一堆subckt?05/14 22:12

12^F→mmonkeyboyy: 哈好那我沒想錯方向感謝你還會上來說明解法05/15 21:50

[問題] LED恆流驅動設計

[ Electronics ]22 留言, 推噓總分: +5

作者: s9013xx - 發表於 2018/05/14 22:32(7年前)

11^F推mmonkeyboyy: 這不少哦我自己就做了幾個不太恆流的恆流05/15 11:22

12^F→mmonkeyboyy: 如樓上幾樓所說有feedback都是05/15 11:22

13^F→mmonkeyboyy: 我自己是土砲把你的MCU WIFI一次包了就做完了05/15 11:22

[問題] EDA環境Server與Client端不同步?

[ Electronics ]33 留言, 推噓總分: +7

作者: andyvirgo - 發表於 2018/05/02 20:48(7年前)

1^F推mmonkeyboyy: ....其實我看不懂你在說啥? 不同步 ?05/03 21:54

2^F→mmonkeyboyy: 你的問題不就是顯示色階不合不是嗎?05/03 21:54

3^F→mmonkeyboyy: 就調一下你的laker設定不就好了他下面都寫給你看了05/03 21:56

4^F→mmonkeyboyy: 這跟同步異步有什麼關係? server lag很久進去05/03 21:57

5^F→mmonkeyboyy: 跟你load的東西有關但你直接開root我是先醉了啦05/03 21:57

6^F推mmonkeyboyy: 這個是laker老問題了隨便google都有人講@_@05/03 21:59

9^F推mmonkeyboyy: 對啊但就算設定 licens server我也不會開root說05/04 09:09

10^F→mmonkeyboyy: 我知道你是開一般帳號只是順便說說root這事05/04 09:09

11^F→mmonkeyboyy: 一般只有在某些被要求要用root情況下才真的會用root05/04 09:10

12^F→mmonkeyboyy: anyway你的問題就是換個顯示方法就好了@_@~05/04 09:10

13^F→mmonkeyboyy: 至於loading lag的問題就是看你的shell 要load多少05/04 09:11

14^F→mmonkeyboyy: 東西那會有可能拖慢的機器也沒那麼容易壞掉除非05/04 09:11

15^F→mmonkeyboyy: 用了n年或是沒事用來抓檔那個找個程式看就好了05/04 09:11

18^F推mmonkeyboyy: 就不是機器老舊的問題啊....囧> 不跟你說了就算了05/07 20:36

20^F推mmonkeyboyy: 對啊看你是用 c tc b那一種05/07 20:57

21^F→mmonkeyboyy: 抓個看硬碟的工具先看一下就好05/07 20:57

22^F→mmonkeyboyy: 你那個問題多半就是driver不對或是顯示器舊到爆05/07 20:58

23^F→mmonkeyboyy: 囧>~~只要你機器是64 能有夠的ram應該都沒太大問題05/07 20:59

24^F→mmonkeyboyy: 我去年左右才裝了一堆十年左右的機器也還可以動啊05/07 21:00

29^F推mmonkeyboyy: driver改改就好了啦~05/07 22:07

30^F→mmonkeyboyy: 就跟你說了是顯示driver問題....05/07 22:09

31^F推mmonkeyboyy: 不知道這台你有沒有鎖win系統的問題有的話麻煩點05/07 22:10

32^F→mmonkeyboyy: 但也不會差那裡去....05/07 22:10

[問題] deblocking filter

[ Electronics ]2 留言, 推噓總分: +1

作者: eamansf96xs - 發表於 2018/05/07 00:06(7年前)

1^F推mmonkeyboyy: 有但為什麼要這麼麻煩的問啊@_@05/07 02:42

[問題]verilog加密問題(已解決)

[ Electronics ]9 留言, 推噓總分: +4

作者: leemings - 發表於 2018/05/03 11:36(7年前)

1^F推mmonkeyboyy: +protect05/03 11:56

2^F→mmonkeyboyy: 然後你要用啥編輯? 再打開嗎?05/03 11:57

3^F→mmonkeyboyy: 你就不能再開了啊.....你的source code要另存啊05/03 11:59

6^F推mmonkeyboyy: 那個人只能開著當ip core用囉05/03 21:41

7^F推mmonkeyboyy: 用法就是一扔進去當成一般verilog讀 compile就好05/03 21:45

9^F推mmonkeyboyy: 其實我比較想知道到底問題是什麼Q_Q05/03 22:02

[問題] 關於.18製程電阻的問題

[ Electronics ]9 留言, 推噓總分: +5

作者: ray0514 - 發表於 2018/05/03 20:45(7年前)

2^F推mmonkeyboyy: ....看英文就是差太遠沒加個東西沒加based05/03 21:50

3^F→mmonkeyboyy: base 就是加個bulk之類的東西05/03 21:52

[問題] modelsim simulate後當機

[ Electronics ]4 留言, 推噓總分: +3

作者: nctukmdick - 發表於 2018/04/30 15:53(7年前)

2^F推mmonkeyboyy: ram太小模擬調太細啦~~(我的questa一天到晚在跳)05/01 01:10

3^F推mmonkeyboyy: 你的精度啊@_@ 模擬時間有多久~05/02 06:37

4^F→mmonkeyboyy: 另一個情況是叫了不存在的lib05/02 06:37

[問題] 關於放大器電路的一些討論(AD620)

[ Electronics ]30 留言, 推噓總分: +5

作者: wowic5566 - 發表於 2018/04/27 02:14(7年前)

1^F→mmonkeyboyy: 去看ad的網站就好了不要看中文就一堆資料了04/27 04:43

2^F→mmonkeyboyy: 或是 ti也是一堆04/27 04:43

3^F→mmonkeyboyy: 看你要求多高最少ADC我都建議A D兩邊地分開04/27 04:44

4^F→mmonkeyboyy: 看是要用極小電阻或是極小電感接起來04/27 04:45

5^F→mmonkeyboyy: 你可能要併的不只是一個電容 (電源端)04/27 04:45

6^F→mmonkeyboyy: 要兩個左右 Vout要看...Vout 就digital了04/27 04:46

7^F→mmonkeyboyy: 囧> 我搞錯這是放大器那就隨便了都A04/27 04:47

8^F→mmonkeyboyy: 那就多幾個隔離就好到不一定要分兩邊地04/27 04:48

12^F推mmonkeyboyy: 這麼說好了如果對雜訊要求高的地要分開再用一04/27 11:19

13^F→mmonkeyboyy: 些元件接上保證電位就好04/27 11:19

19^F推mmonkeyboyy: 我就抓篇網路的文章分享一下04/27 22:19

20^F→mmonkeyboyy: https://tinyurl.com/yanof6ky04/27 22:19

21^F→mmonkeyboyy: 這只是一個例子實際上在做時還要看版層內外層等04/27 22:19

22^F→mmonkeyboyy: 我記得TI & ALTERA各有出一篇T Report講這個04/27 22:20

23^F→mmonkeyboyy: 上面說的電源要 regulator是也要的還要看這是那種架04/27 22:20

24^F→mmonkeyboyy: 構再改相對應的外圍電路設計04/27 22:20

25^F→mmonkeyboyy: 那個INA中間那一根電阻要選好一點的04/27 22:21

26^F→mmonkeyboyy: 供電的那幾個地方要用電容等算一下濾個波04/27 22:22

27^F推mmonkeyboyy: 不知道你是什麼應用啦這顆應該可以有別的設計法躲04/27 22:31

28^F→mmonkeyboyy: 避+-電供的這種問題XD04/27 22:32

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