[問題] CDL OUT問題

看板Electronics作者 (豬油)時間7年前 (2018/05/07 10:16), 編輯推噓5(5推 0噓 7→)
留言12則, 4人參與, 7年前最新討論串1/1
小弟在做CDL OUT時發現電阻只會產生總值 請問該如何設定才能有W,L值出來? 有試過選項check Resistors: value/size/none 轉出來的netlist都一樣是總值 就像 RR6 GND GND 7.775K m=1 $.MODEL=PR 感謝大家 -- 就算是friend最後還是會end 就算是believe中間還是藏lie 就算是lover最終還是會over 就算是fuck起初也要有fu 就算是forget至少曾經有get -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 60.248.111.135 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1525659413.A.F84.html
→
05/07 20:37, 7年前 , 1F
那家的CDL?
05/07 20:37, 1F
推
05/07 20:42, 7年前 , 2F
-hier 看看
05/07 20:42, 2F
推
05/08 00:12, 7年前 , 3F
碰過...找CAD吧
05/08 00:12, 3F
→
05/09 09:08, 7年前 , 4F
是virtuoso的CDL
05/09 09:08, 4F
推
05/09 19:08, 7年前 , 5F
先看你用電阻cell 有沒有定義WL
05/09 19:08, 5F
推
05/09 19:10, 7年前 , 6F
或者要修改cell CDL output format
05/09 19:10, 6F
→
05/10 23:12, 7年前 , 7F
我沒記錯就是 -hier打下去就會看到有沒有下面的東西
05/10 23:12, 7F
→
05/10 23:13, 7年前 , 8F
如果是 好 點的公司製程90~28應該都有的
05/10 23:13, 8F
→
05/14 14:52, 7年前 , 9F
後來改變CDF設定就能取出WL 感謝大家
05/14 14:52, 9F
推
05/14 22:12, 7年前 , 10F
是不是要引入一堆subckt?
05/14 22:12, 10F
→
05/15 20:23, 7年前 , 11F
對, 因為變成由XR來呼叫, 所以需要source.added
05/15 20:23, 11F
→
05/15 21:50, 7年前 , 12F
哈 好那我沒想錯方向 感謝你還會上來說明解法
05/15 21:50, 12F
‣ 更多 sam005 的文章
文章代碼(AID): #1QxxSL-4 (Electronics)