作者查詢 / lovepy

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作者 lovepy 在 PTT 全部看板的留言(推文), 共2696則
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[心得] 無墨金屬筆
[ stationery ]22 留言, 推噓總分: +14
作者: colaw - 發表於 2014/07/13 20:08(10年前)
21Flovepy:石磨有個俗名叫黑鉛 所以鉛筆雖然不含鉛 但含黑鉛07/17 09:07
[鍵盤] Ducky Mini之老貓開發理念想法
[ Key_Mou_Pad ]35 留言, 推噓總分: +26
作者: iqmore - 發表於 2014/07/12 12:15(10年前)
16Flovepy:下訂XD07/12 22:44
[鍵盤] 在老師的研究室發現一個老傢伙!
[ Key_Mou_Pad ]16 留言, 推噓總分: +10
作者: rollrollegg - 發表於 2014/07/10 22:19(10年前)
16Flovepy:如果不是在鍵鼠板會的話以為你標題裡的老傢伙是在說老師XD07/12 13:57
[問題] SRAM專門製廠
[ Electronics ]45 留言, 推噓總分: +10
作者: nnpo - 發表於 2014/07/10 10:34(10年前)
8Flovepy:cache不就是用sram嗎 還是你是在說register file或DFF07/11 01:12
[分享] 領取薑餅人18顆水晶 (日本活動)
[ mobile-game ]10 留言, 推噓總分: +5
作者: gn1146348 - 發表於 2014/07/09 10:26(10年前)
6Flovepy:原來上次那個10鑽優惠券的E-grils真的就是這個E-grils07/09 18:05
[問題] verilog同樣的電路,確有不同的結果?
[ Electronics ]29 留言, 推噓總分: +6
作者: gn00446610 - 發表於 2014/07/05 14:47(10年前)
10Flovepy:有甚麼特殊需求或原因一定要兩個同時發生嗎??07/06 16:32
11Flovepy:因為如果是一般的同步的話 基本上只要保證下次邊緣觸發時07/06 16:33
12Flovepy:所有的數值在那之前已經穩定的拉起來就可以正常運作了07/06 16:33
24Flovepy:datasheet? 意思是你的輸出信號會去控制其他晶片嗎?08/01 09:32
25Flovepy:比較標準的作法應該是在合成的時候設定output delay08/01 09:32
26Flovepy:比較快速的做法是 你原FPGA用正緣觸發 晶片用負緣觸發08/01 09:34
27Flovepy:不過這樣電路操作頻率因有些地方的延遲浪費而降低08/01 09:36
[問題] 想請問畢業的選修限制
[ NSYSU ]3 留言, 推噓總分: 0
作者: james14123 - 發表於 2014/06/27 20:04(10年前)
3Flovepy:看老師給不給補救機會 不行就沒了06/29 15:50
[問題] xilinx simulator問題
[ Electronics ]5 留言, 推噓總分: +1
作者: bee01246 - 發表於 2014/06/27 16:17(10年前)
4Flovepy:我之前都是用到小畫家色彩反轉再貼06/30 10:37
[問題] verilog的訊號中央對齊問題
[ Electronics ]9 留言, 推噓總分: +2
作者: gn00446610 - 發表於 2014/06/25 21:37(10年前)
2Flovepy:你有頻率多少的時脈輸入可以用? 還有這兩訊號的頻率要多少?06/26 15:19
[問題] verilog上的simulation問題
[ Electronics ]10 留言, 推噓總分: 0
作者: gn00446610 - 發表於 2014/06/23 19:01(10年前)
2Flovepy:functional模擬對有clock觸發電路結果會有問題吧??06/23 19:20