[問題] verilog的訊號中央對齊問題
小弟想請教一下各位前輩..
我這樣的想法OK不OK?...
問題是這樣的:
假設我有兩個訊號，這兩個訊號(方波)要做中央對齊
類似像這樣:
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圖畫得不好請見諒。
小弟的想法是使用一個counter去做time slot的計數，在counter落到某個region，
訊號就拉起。
還是各位前輩有什麼想法可以跟小弟講一下?
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