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作者 ery001 在 PTT [ Electronics ] 看板的留言(推文), 共62則

限定看板：Electronics

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[徵書]CMOS類比電路設計第二版(羅正忠龔正合譯)

[ Electronics ]6 留言, 推噓總分: 0

作者: sausage0910 - 發表於 2020/02/05 00:00(6年前)

1^F→ery001: 老實說，這本的翻譯品質有點...02/07 17:55

2^F→ery001: 翻了幾次，每次都受不了乾脆看原文02/07 17:55

All digital dsm design flow

[ Electronics ]2 留言, 推噓總分: 0

作者: Skytrax - 發表於 2018/11/18 03:18(7年前)

1^F→ery001: 均可，看自己熟哪個流程12/06 09:06

2^F→ery001: 基本上在業界兩種方式都存在12/06 09:08

[問題] FPGA做濾波器所碰到的問題，求原因

[ Electronics ]1 留言, 推噓總分: 0

作者: e1090128 - 發表於 2017/07/13 11:27(8年前)

1^F→ery001: asynchronous造成的glitch?overflow?07/14 11:01

[問題] matlab可以做全符號的運算嗎?

[ Electronics ]16 留言, 推噓總分: +8

作者: nick236 - 發表於 2016/02/23 14:23(10年前)

16^F推ery001: 需要CAS?請愛用自由軟體Maxima03/11 18:00

[問題] HSpice Cmos二級opa問題(Phase Margin)

[ Electronics ]6 留言, 推噓總分: +4

作者: eric555066 - 發表於 2015/06/01 00:52(10年前)

2^F推ery001: 3負迴授穩定度？直接斷迴路測試是會包含負號的...06/01 17:46

6^F推ery001: ac是小訊號線性分析，只看gain的話ac給多少都一樣06/15 11:28

[問題] pre sim 和pro sim差異很大

[ Electronics ]22 留言, 推噓總分: +3

作者: ykuei - 發表於 2015/01/24 03:05(11年前)

22^F→ery001: 當然不對，你不是看到活生生的例子？"DC"偏壓跑掉！02/03 07:07

[問題] Cadence環境Verilog-A co-simulation

[ Electronics ]6 留言, 推噓總分: +1

作者: ericbao - 發表於 2014/05/29 19:18(11年前)

1^F→ery001:如果沒有verilog而只有verilog-A,建議不需用ams05/29 20:02

2^F→ery001:直接用spectre就可05/29 20:03

Re: [問題] 請問一下有關hspice

[ Electronics ]20 留言, 推噓總分: +5

作者: pow - 發表於 2009/10/23 22:58(16年前)

11^F→ery001:spectre在ADE下當然也可以,所有的DC/trans operating point10/25 10:52

12^F→ery001:都可以寫在outputs或利用calculator做更進一步的分析10/25 10:52

13^F→ery001:事實上,如果會寫SKILL,甚至可以把所有device個別parameter10/25 10:55

14^F→ery001:再設定條件下直接在schematic中把該device框出來,或列在10/25 10:56

15^F→ery001:文件中,而不僅只於看region而已10/25 10:56

[問題] MOS subthreshold region

[ Electronics ]15 留言, 推噓總分: +4

作者: vmaxticofat - 發表於 2009/06/11 23:13(16年前)

9^F→ery001:說點題外話,有些low power設計的確是會特別去用06/13 00:47

10^F→ery001:subthreshold region06/13 00:47

[問題] 請問版上有人懂MAX PLUSII程式設計嗎?

[ Electronics ]19 留言, 推噓總分: +7

作者: kissa0123 - 發表於 2009/06/09 12:09(16年前)

13^F→ery001:ripple counter+外部的訊號(或許是您的data sw)當輸入clk?06/10 16:09

14^F→ery001:fpga和這裡的data sw是指啥我不是很暸,但單純以功能和06/10 16:11

15^F→ery001:digital設計考量,這應該一個programmable ripple counter06/10 16:11

16^F→ery001:把clk拉出去當成輸入控制訊號,最多就是counter輸出多加個06/10 16:13

17^F→ery001:decoder,當然fpga有其他的考量的話我就真的不懂了 :P06/10 16:14

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