作者查詢 / eamansf96xs
作者 eamansf96xs 在 PTT [ Electronics ] 看板的留言(推文), 共269則
限定看板:Electronics
看板排序:
1F→: 感覺只有亂序時需要08/02 00:24
2F→: AXI4唷!08/02 10:48
2F推: g大 請問有軟硬整合教學嗎?07/24 01:43
6F→: 同五樓07/25 22:47
15F推: 推p大 非常認同07/27 15:51
16F→: peng07/27 15:51
1F→: 聽到是bus clk 等於 ip clk 僅有ˋ這樣設計07/12 00:34
2F→: 因為多一根clk_ip很奇怪07/12 08:20
5F→: kyo 意思是 一樣會有個 clkip. pin?07/12 15:42
6F→: 我是走asic 不是走fpga.
7F→: 應該說不我想問的是 bus clk 跟接在他上面的slave ip07/12 18:23
8F→: 頻率會不一樣嗎? 不一樣該怎麼處理07/12 18:23
9F→: 是不是就和我說的 slave IP腳位除了bus腳位 還額外07/12 18:28
10F→: 多出 clk_ip pin出來07/12 18:28
11F→: 已解決07/15 20:56
3F推: $finish07/02 18:27
4F→: ?07/02 18:27
7F推: 求教學+107/03 00:17
3F推: 直接上網找一些 教學 de2很多 範例套件感覺學習速06/29 18:03
4F→: 度不比找教學來的快06/29 18:03
3F→: 了解 總之在placement先解congestion 感謝 我試06/26 09:21
4F→: 試06/26 09:21
2F→: w大 我應該是這樣做沒錯06/06 10:33
3F→: 照著cic上課的步驟06/06 10:33
4F→: 奇怪的一點是我在繞clk tree有些flipflop竟然沒接0.006/06 10:33
6F→: clock as data是因為我合成出現錯誤嗎?06/06 23:55
1F→: .1805/31 18:31
3F→: run length 是? 其實我沒聽過...05/30 21:58
4F→: 我以為只需要改core utilization 或者 power ring/st05/30 22:02
5F→: rap 即可 ...05/30 22:02
11F→: w大 calibre 加dummy後沒滿足的話又是什麼情況?05/31 09:56
12F→: 我認為就可忽略了05/31 12:28
2F→: w大 現在大家不都打*代替()裡面了嗎!05/30 21:52
15F→: 上了一課 感謝05/31 09:52