作者 bakerly 在 PTT [ Electronics ] 看板的留言(推文), 共248則

[問題] ESD電路

[ Electronics ]4 留言, 推噓總分: +1

作者: BlueFeel - 發表於 2009/11/19 21:49(16年前)

3^F→bakerly:打esd的pd mode時沒順向偏壓的路徑，電流要繞一圈才能導掉11/20 14:26

[問題] 請問有辦法用verilog寫一個pulse嗎??

[ Electronics ]5 留言, 推噓總分: +4

作者: caine06 - 發表於 2009/11/08 23:17(16年前)

2^F推bakerly:沒有clock要造pulse我只知道用delay cell..11/09 08:46

Re: [請益] verilog如何在一個always判斷觸發源？

[ Electronics ]18 留言, 推噓總分: +5

作者: Darrens - 發表於 2009/11/04 01:10(16年前)

1^F→bakerly:1. counter 沒initial 值 2. 應該不行11/04 08:55

[問題] design compiler產生的gated clk的dela …

[ Electronics ]2 留言, 推噓總分: +2

作者: maxwellee - 發表於 2009/10/27 18:34(16年前)

2^F推bakerly:這個delay在長完clk tree 後layout tool應該會幫你調回來10/28 08:45

[問題] 使用Artisan產生的memory問題

[ Electronics ]21 留言, 推噓總分: +6

作者: arloha - 發表於 2009/09/07 16:12(16年前)

5^F推bakerly:warning message寫了，你的address的hold time 不夠，09/07 19:09

6^F→bakerly:把你的address加一點延遲再送進去就好了。09/07 19:09

7^F→bakerly:印象中好像加上"notimingcheck"把timing check 關掉也可以09/07 19:15

14^F推bakerly:artisan產生的mem裡面有含timingcheck的部分，跟你跑什麼09/08 09:24

15^F→bakerly:模沒關係，你打開看一下.v就可以看到，tool defaul會檢查09/08 09:25

16^F→bakerly:除非你自己把它關掉。09/08 09:26

[問題] 我想要訂做一個LCD面板

[ Electronics ]6 留言, 推噓總分: +1

作者: elfria - 發表於 2009/09/07 12:50(16年前)

3^F→bakerly:面板廠，開玻離應該要不少錢..09/07 19:18

[問題] 請問ESD問題

[ Electronics ]3 留言, 推噓總分: +1

作者: htbroken - 發表於 2009/08/21 00:35(16年前)

1^F推bakerly:據我同事的說法，1: 寄生的bjt把電壓clamp住的關係, 2: 因08/24 19:52

2^F→bakerly:為pmos的snap back的電壓比break down的電壓還高，所以在08/24 19:53

3^F→bakerly:snap back發生之前就先break down掉了，所以看不到。08/24 19:54

Re: [問題] veriog撰寫問題

[ Electronics ]6 留言, 推噓總分: +2

作者: horsehead - 發表於 2009/08/07 23:04(16年前)

5^F推bakerly:這邊我犯了一個錯，我直覺把incr當成是sync的訊號，如果不08/08 16:35

6^F→bakerly:是還得再考慮metastable的問題沒錯。08/08 16:35

Re: [問題] veriog撰寫問題

[ Electronics ]2 留言, 推噓總分: +1

作者: websterskimo - 發表於 2009/08/07 01:18(16年前)

1^F推bakerly:這線路前題是incr/decr要大於一個CLK,不然會有機會出錯08/07 17:31

Re: [問題] veriog撰寫問題

[ Electronics ]23 留言, 推噓總分: +9

作者: bakerly - 發表於 2009/08/06 14:20(16年前)

5^F→bakerly:verilog的所有always都是一起發生的，所以沒有前後的問題08/06 16:45

6^F→bakerly:前面的線路會產生一個1個clk寬的方波，不管你的incr來多久08/06 16:46

7^F→bakerly:都不會產生第二個high, 這樣才能保證每次incr來都只加一次08/06 16:48

作者查詢 / bakerly