[問題] design compiler產生的gated clk的dela …

看板Electronics作者 (maxwell)時間16年前 (2009/10/27 18:34), 編輯推噓2(2推 0噓 0→)
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由design compiler指令insert_clock_gating 產生的gated clk會造成不小的delay(5.745ns) 導致跟原本的clk不同步 導致控制訊號錯誤(clk和ct間距是0.808ns) 請問有什麼解決方法呢 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 203.68.162.102 ※ 編輯: maxwellee 來自: 203.68.162.102 (10/27 18:46)
推
10/27 23:48, , 1F
可以敘述更詳細嗎?
10/27 23:48, 1F
推
10/28 08:45, , 2F
這個delay在長完clk tree 後layout tool應該會幫你調回來
10/28 08:45, 2F
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