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作者 Aragom 在 PTT [ Electronics ] 看板的留言(推文), 共109則

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[問題] `timescale in verilog

[ Electronics ]7 留言, 推噓總分: +3

作者: dot40431 - 發表於 2007/03/31 10:25(19年前)

3^F推Aragom:原po是利用Synopsys DC來合成的嗎,若是請於`timescale上下03/31 11:44

4^F→Aragom://synopsys translate_off 以及 //synopsys translate_on03/31 11:46

5^F→Aragom:這兩行會將中間所夾的敘述不予於合成03/31 11:46

6^F→Aragom:我好像搞錯了, 就當作以上說的內容都沒說過吧....囧03/31 11:54

7^F→Aragom:原po的問題和合成無關才對 :p03/31 11:54

Re: [問題] quartus II 的問題

[ Electronics ]7 留言, 推噓總分: +2

作者: Trai - 發表於 2007/02/28 00:39(19年前)

1^F推Aragom:always @(posedge IO_nWE) <---- IO_nWE 在此扮演類似clk02/28 02:18

2^F→Aragom:角色，但是我猜你跑FPGA時此訊號應該不會被視為clock02/28 02:19

3^F→Aragom:會用一般的routing channel跑造成skew等現象02/28 02:20

4^F→Aragom:建議將IO_nWE此訊號設定為clock tree來長02/28 02:21

5^F→Aragom:以上是我的猜測，畢竟IO_nWE在此他的wire delay在RTL都是02/28 02:22

6^F→Aragom:RTL Simulation都是看不到的02/28 02:23

Re: [問題] quartus II 的問題

[ Electronics ]12 留言, 推噓總分: +1

作者: sasako - 發表於 2007/02/11 19:16(19年前)

8^F推Aragom:不太清楚原po的Bus送訊號的時序圖，但是我猜一個clk週期最02/13 00:45

9^F→Aragom:多也只會有一筆data是ready的，這時候，強烈建議將buffer那02/13 00:46

10^F→Aragom:部分的code改成用posedge clk這種同步電路來實現，同時注意02/13 00:46

11^F→Aragom:而buffer之read/write的index不要出現有overflow/underflow02/13 00:47

12^F→Aragom:我猜想原po的運算電路OPA/OPB應該都是同步電路從buf抓資料02/13 00:48

Re: [問題] 有verilog的書教寫進階演算法的嗎？

[ Electronics ]2 留言, 推噓總分: +1

作者: invalid - 發表於 2007/01/21 08:09(19年前)

1^F推Aragom:大推....做Digital Design的這本絕對值得閱讀01/21 11:20

2^F→Aragom:基本上掌握了architecture架構之後coding幾乎不太是問題01/21 11:21

[問題] 有verilog的書教寫進階演算法的嗎？

[ Electronics ]3 留言, 推噓總分: +2

作者: saininniang - 發表於 2007/01/19 17:01(19年前)

2^F推Aragom:原po的問題已經不是coding上的問題，算是Architecture層次01/20 16:15

3^F→Aragom:例如DCT, DWT, FFT等演算法實現需閱讀相關書籍與paper01/20 16:16

[問題] 請問Xilinx

[ Electronics ]5 留言, 推噓總分: 0

作者: dreamtheater - 發表於 2006/02/18 23:34(20年前)

1^F→Aragom:是要測燒到FPGA內的電路是否能夠work嗎???02/19 02:09

2^F→Aragom:如果答案是肯定的話...那你要有pattern gen.以及LA02/19 02:10

3^F→Aragom:pattern gen.送input, 然後利用邏輯分析儀觀察輸出結果02/19 02:11

4^F→Aragom:如果只是要跑軟體的模擬...那只要拿FPGA的simulation model02/19 02:11

5^F→Aragom:然後用一般的gate-level simulation的方法模擬即可02/19 02:12

Re: [問題] verilog的設計流程...

[ Electronics ]9 留言, 推噓總分: +2

作者: andy2000a. - 發表於 2006/02/11 16:01(20年前)

3^F→Aragom:Synopsys的合成器核心依然是Design Compiler02/15 02:28

4^F→Aragom:只是他的gui介面已經不再使用da而是dv/dv-xg02/15 02:29

5^F→Aragom:建議m大可以先去CIC修cell-based design的相關課程02/15 02:32

6^F→Aragom:而fpga設計和cell-based flow沒啥差別, 只差在合成器的不同02/15 02:32

7^F→Aragom:以及simulation時的device model不同罷了02/15 02:33

8^F→Aragom:如果有使用fpga內建的元件如記憶體02/15 02:34

9^F→Aragom:Xilinx似乎只能用ModelSim跑模擬, Altera的軟體選擇比較多02/15 02:35

Re: [問題] CADENCE FOR LINUX的版本?

[ Electronics ]1 留言, 推噓總分: +1

作者: andy2000a. - 發表於 2006/01/08 02:01(20年前)

1^F推Aragom:我們實驗室用FC4跑Cadence的軟體從模擬到SOCE APR都沒問題02/15 02:06

[問題] 關於verilog post-P&R的問題

[ Electronics ]5 留言, 推噓總分: +2

作者: pupucar - 發表於 2006/01/02 00:18(20年前)

3^F→Aragom:原po是說gate-level pre-sim和post-sim mismatch嗎???02/15 02:23

4^F→Aragom:如果是如此的話我猜你APR之後timing沒有收斂啦02/15 02:24

5^F→Aragom:建議你可以用PrimeTime分析一下APR之後的STA02/15 02:24

[問題] Cadence

[ Electronics ]5 留言, 推噓總分: +3

作者: ronanhu - 發表於 2005/11/27 02:42(20年前)

5^F→Aragom:請先source相關的csh檔案再開始啟動程式02/15 02:11

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