Re: [問題] verilog的設計流程...

看板Electronics作者andy2000a.時間20年前 (2006/02/11 16:01)推噓2(2推 0噓 7→)

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國外有 web base eda 但是連我們自己跑大電路都得做到 linux前連使用 xterm remote display 當 waveform DATABASE >1G 很慢還有把code 都到網路也不安全 ==> 在 Jkson.bbs@ptt.cc (要減肥囉^^) 的文章中提到: > : 結果也是一頭霧水... > : 想請問一下... > : 為什麼verilog的設計流程要搞的這麼複雜？ > : 剛才找到一個網站... > : 台灣師大的線上學習系統... 那是給學生完好玩的 > : http://www.icdiy.org > : 他有線上的verilog系統... > : 把verilog soruce跟test bench寫進去... > : 他就會進行功能模擬...然後顯示波型... > : 為什麼一般的設計流程不能像這個樣子弄得單純一點？ > : 非要搞的那麼複雜... > : 更甚者...我還看到有人建議... > : quartus用來合成...再拿另外一套來做模擬之類的... > : 可以幫我解答一下嗎？ > : 感激~ RTL FPGA synthesis tools synplify > fpgaCompiler/fpgaExpress > exemplar FPGA routing xilinx /altera 各有自己的至於他們要搭哪套 synthesis tool (FPGAexpress比較多) simulator ( modelsim or otehrs ) 都不一定 > ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ > 因為一般來說 quartus,synplify...etc 這幾個tool的強項在FPGA上面的合成 > 所以會被建議拿來當合成用的tool就好 > 而在chip上的合成則是 synopsys的dc 為王道 ASIC DESIGN designCompiler 早改名不過 Cadence Ambit 也有送或便移賣希望多點人使用 ambit 其他還有一堆 logic synthesis 但asic 一般還是使用 SYNOPSYS > 而至於你要用來跑模擬的tool 比較常看的幾家是 verilog-XL,vcs,modelsim, > ncsim....etc > 如果你只是要單純做RTL-level 上的驗證我想你只需要上面說的模擬tool中 > 的其中一個 > 我的印象中 modelsim的 pc版應該還蠻容易找得到的...... > 還有順便說一下為什麼ic設計流程會用到這麼多軟體去驗證模擬沒一家可通吃雖然 synopsys 有 vcs nanosim 但是一般來說 verilog -> Cadence NC_sim (verilogXL) VHDL -> modelsim on PC synthesis -> synopsys 如果是 co-sim 又還有 nanosim ulrtrasim aditspice (dolphin smash 國內應該沒人使用 ) 如是學生你可找 dolphin smash ..emule 上有因為該軟體能 run verilog, VHDL , VHDLAMS spice verilogA 聽說將來也有不過 spice verilog simulation 準不準你看 chip123 討論一般來說我們還是信 CADENCE SYNOPSYS TOOL 連 pc 跑玩 rtl modelsim -> synthesis -> gate level 還是跑 verilogXL check > 除了跑模擬外還要fpga上面的驗證...sta check.......etc > 因為你tap out後就沒辦法改了它不像一般的software 可以隨時改 > 如果你在tap out才發現bug 那只好再tap out 另外一版了 > 這樣就浪費很多錢了沒記錯的tap out 一次最少也需要幾百萬的 > 老闆當然不希望你這樣亂搞的所以如果時間充裕會跑很多額外tool的驗證 -- * Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>

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pupucar

02/11 16:33, , 1^F

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mosquito520

02/11 22:58, , 2^F

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Aragom

02/15 02:28, , 3^F

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