[問題] 關於verilog post-P&R的問題

看板Electronics作者 (knock!knock!)時間20年前 (2006/01/02 00:18), 編輯推噓2(2推 0噓 3→)
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請問在執行POST-P&R模擬時 有可能在什麼情況下跑到一半時出現unknown的值呢 初始值有RST到 跑了一段正常狀態時間後在某點出現XX 之後後面都是XX 在behavior和post-translate時一切正常 問題蠻爛的 因為可能性好像很多 不過我快被弄瘋了 請高手們給點經驗吧 只要有可能的情況就行了 感恩!!! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.229.18.46
推
01/02 09:43, , 1F
第一、電路內有用到latch..第二、出現loop..
01/02 09:43, 1F
推
01/02 18:06, , 2F
看過合成了 都沒有 囧rz 不過還是感謝!
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02/15 02:23, , 3F
原po是說gate-level pre-sim和post-sim mismatch嗎???
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如果是如此的話我猜你APR之後timing沒有收斂啦
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建議你可以用PrimeTime分析一下APR之後的STA
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