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作者 appendixisu 在 PTT [ Electronics ] 看板的留言(推文), 共139則

限定看板：Electronics

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[問題] 如何把數位訊號灌進FPGA裡做驗證

[ Electronics ]10 留言, 推噓總分: +3

作者: ul4ej9 - 發表於 2014/06/03 16:54(11年前)

1^F推appendixisu:拿另外一片FPGA版寫一個產生器產生輸入訊號!!~??06/03 18:09

2^F→appendixisu:這樣可以吧???06/03 18:09

7^F推appendixisu:只要不是來自於同一個clock來源就算他頻率一樣06/03 19:08

8^F→appendixisu:也不能算是同步訊號06/03 19:08

Re: [問題] verilog reset問題

[ Electronics ]12 留言, 推噓總分: +4

作者: Leadgen - 發表於 2014/06/01 11:47(11年前)

11^F推appendixisu:我的話會把RESET BUF3層拿2.3層來用避免timing issue06/03 11:44

[問題] verilog reset問題

[ Electronics ]16 留言, 推噓總分: +3

作者: light0617 - 發表於 2014/05/31 02:35(11年前)

5^F推appendixisu:always @(posedge i_clk or negedge i_rts) begin05/31 16:02

6^F→appendixisu:if (i_rts==0) cnt <= 0 ;05/31 16:02

7^F→appendixisu:else if (reset==0) cnt <= 0 ;05/31 16:03

8^F→appendixisu:else cnt <= cnt + 1'b1 ;05/31 16:03

9^F→appendixisu:end05/31 16:03

[問題] design compiler synthesis遇到的問題

[ Electronics ]41 留言, 推噓總分: +8

作者: hkrist - 發表於 2014/01/15 10:01(12年前)

1^F推appendixisu:Q1:0.03 太不安全了.30ps,clock tree沒長好就掛了01/15 10:51

2^F→appendixisu:Q2:要更換Coding style.或許你可以把那段RTL貼上來01/15 10:53

3^F→appendixisu:請大家幫忙看一下01/15 10:53

7^F推appendixisu:那我就要再問清楚一下是你40ns去和是用40ns去跑模擬01/15 15:47

8^F→appendixisu:那60ns去和也是跑40ns模擬嗎???01/15 15:48

9^F→appendixisu:剛想到Q2 看可不可以在合成中加入條件01/15 17:08

10^F→appendixisu:set_fix_multiple_port_nets -all -buffer_constants01/15 17:08

11^F→appendixisu:試試看01/15 17:08

14^F推appendixisu:那這樣挺合理的.代表你兩個Filp Flop之間的Gate太多01/15 20:00

15^F→appendixisu:DC最厲害也只能和到40ns剛剛好過timing01/15 20:01

16^F→appendixisu:兩個方法解決第一個是去改DC的條件式讓她速度優先01/15 20:01

17^F→appendixisu:第二就是去改設計多加一級pipeline01/15 20:03

18^F推appendixisu:我再看了一次你的問題!!你的問題好像是STA跟simulatio01/15 20:16

19^F→appendixisu:不一致!! 我猜測會不會是sim的timescale設太大以致忽01/15 20:17

20^F→appendixisu:略30ps的差異~~01/15 20:17

24^F推appendixisu:因為兩個FF之間有很多加法器乘法器01/16 13:54

25^F→appendixisu:DC在他的資料庫裡面有各式各樣的加法器乘法器01/16 13:54

26^F→appendixisu:有速度快面積大的有面積小速度慢的01/16 13:54

27^F→appendixisu:但是都有它的極限~所以假設DC都已經選用速度最快的01/16 13:55

28^F→appendixisu:但STA仍然只能是0.02 那就達到DC的極限了01/16 13:56

29^F→appendixisu:那勢必就一定要改設計假設你的目標速度是40ns的話01/16 13:56

[問題] pwm dac 問題

[ Electronics ]1 留言, 推噓總分: +1

作者: kevin2000 - 發表於 2014/01/03 12:16(12年前)

1^F推appendixisu:我記得是看PWM的頻率01/06 09:50

[問題] SPI腳位~如果有3顆Slave~該怎麼拉呢?

[ Electronics ]8 留言, 推噓總分: 0

作者: fmdjyl - 發表於 2013/08/07 14:31(12年前)

1^F→appendixisu:回答第2題把三顆SLAVE 都視為同一個SLAVE08/07 18:38

2^F→appendixisu:用於同一個封包三顆SLAVE都需要收到的用途08/07 18:39

3^F→appendixisu:又好像不是這樣用的可能我誤會了!!!!~Sorry08/07 18:40

4^F→appendixisu:剛剛跑去問比較資深的同事的確是同個封包三顆都會收08/07 18:45

5^F→appendixisu:然後三顆SLAVE可以依據封包內容決定是不是屬於自己的08/07 18:46

6^F→appendixisu:封包~所以你第一個問題可以靠這種接線方式解決08/07 18:46

Re: [問題] 電子電機的分組?

[ Electronics ]17 留言, 推噓總分: +5

作者: jamtu - 發表於 2013/03/10 22:49(13年前)

13^F推appendixisu:本人在IC公司工作因為要設計MCU 所以其實對於計算機03/11 13:47

14^F→appendixisu:組織其實也是要很了解但是關注的點應該還是不同03/11 13:47

15^F→appendixisu:我們比較需要關注在指令集計時器通訊模組的設計03/11 13:49

[問題] 使用verilog 轉換成邏輯電路layout

[ Electronics ]5 留言, 推噓總分: +4

作者: mozzan - 發表於 2013/01/27 22:46(13年前)

5^F推appendixisu:quartus gate level netlist01/29 16:57

[請益] 簡易電磁爐原理

[ Electronics ]7 留言, 推噓總分: +3

作者: ymzk - 發表於 2013/01/26 20:56(13年前)

4^F推appendixisu:借提問一下!假設是DC?可以用PWM來做嗎?01/27 14:39

[問題] 有關家用110V電線

[ Electronics ]16 留言, 推噓總分: +4

作者: appendixisu - 發表於 2012/06/13 19:05(13年前)

3^F→appendixisu:要在電力線上做通訊模組載波500k06/13 21:17

5^F→appendixisu:YES06/13 22:49

9^F→appendixisu:我不太了解現在一般家庭內部的電力線總長度!!06/14 16:41

10^F→appendixisu:我再去問問看做室內配電的朋友好了!!06/14 16:41

11^F→appendixisu:回lion大!!我了解了!那大概知道家用設備的等效RL值嗎?06/14 16:43

14^F→appendixisu:謝謝~~death大~感恩06/18 12:08

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