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作者 appendixisu 在 PTT [ Electronics ] 看板的留言(推文), 共139則

限定看板：Electronics

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[問題] 邏輯閘電路

[ Electronics ]15 留言, 推噓總分: +6

作者: qscgy4 - 發表於 2015/07/03 14:09(10年前)

1^F推appendixisu: 買一顆MCU來寫程式!!07/03 14:17

[請益] 關於皮爾斯晶體震盪器

[ Electronics ]3 留言, 推噓總分: +1

作者: tn00363449 - 發表於 2015/06/03 18:27(10年前)

1^F→appendixisu: 其實我也蠻想知道還有甚麼更好的效果?跪求其他大大06/03 19:09

2^F→appendixisu: 解答06/03 19:09

[問題] verilog使用tranif1 delay 的問題

[ Electronics ]5 留言, 推噓總分: 0

作者: pat12345 - 發表於 2015/05/30 11:45(10年前)

1^F→appendixisu: 根據IEEE std的敘述.tranif1加入delay代表的是06/01 16:07

2^F→appendixisu: turn-on turn-off delay06/01 16:07

3^F→appendixisu: tranif代表的是雙向通的電晶體.DS之間本來就無delay06/01 16:13

4^F→appendixisu: 不知你的設計為何?但如果你硬要delay就在D上面加06/01 16:16

5^F→appendixisu: 然後再輸出到你的output pin06/01 16:16

[問題] verilog waveform問題

[ Electronics ]40 留言, 推噓總分: +13

作者: andy433268 - 發表於 2014/12/17 14:17(11年前)

27^F推appendixisu: 我覺得是演算法你想錯了!!如果上1T是EVEN12/18 11:12

28^F→appendixisu: 下1T必然是ODD 那就不應該寫成 ODD <= !EVEN ;12/18 11:12

29^F推appendixisu: 阿~~我好像誤解你的問題了12/18 11:22

30^F→appendixisu: 那我想要問一下是用新版Quartus+modelsim去跑12/18 11:24

31^F→appendixisu: 還是用舊版的Quartus12/18 11:24

34^F→appendixisu: 以下是我的猜測啦!!因為你是用Quartus 9!!12/18 17:59

35^F→appendixisu: 所以你跑的simulation 應是Post-simulation!!!12/18 18:02

36^F→appendixisu: 所以有可能是timing issue12/18 18:02

[問題] 220v電器使用

[ Electronics ]19 留言, 推噓總分: +6

作者: ak121ka - 發表於 2014/12/14 19:54(11年前)

13^F→appendixisu: 電容配合二極體??是ChargePump的意思嗎??12/16 17:38

[問題] Verilog DSP coding 模擬驗證軟體

[ Electronics ]4 留言, 推噓總分: +1

作者: wcf20025 - 發表於 2014/12/14 03:26(11年前)

3^F→appendixisu: 想知道模擬的時間長度1S?5S?12/16 17:25

[問題] UART 的oversampling 問題

[ Electronics ]5 留言, 推噓總分: +1

作者: jord98972005 - 發表於 2014/11/20 21:12(11年前)

1^F推appendixisu: 要取三個bit的原因是怕Glitch11/21 16:04

2^F→appendixisu: 取8 9 10的原因是在正中間這樣可以容忍的頻率飄移高11/21 16:05

3^F→appendixisu: 要判斷startbit的方式是 TxRx在沒有傳輸時都是High11/21 16:06

4^F→appendixisu: 如果持續一個穩定的HIGH 凸然來了一個LOW11/21 16:07

5^F→appendixisu: 就判定為startbit11/21 16:07

[問題] 請問verilog top module的問題

[ Electronics ]1 留言, 推噓總分: +1

作者: di7101483 - 發表於 2014/11/15 22:49(11年前)

1^F推appendixisu: 我記得你應該需要再top module的project載入.bdf11/17 10:53

[問題] 外接clock的小問題

[ Electronics ]10 留言, 推噓總分: +1

作者: gn00446610 - 發表於 2014/08/21 15:04(11年前)

9^F推appendixisu: 請問一下那這樣是要看 Vih 跟 Vil嗎?08/22 15:57

[問題] RTL 加密與合成

[ Electronics ]15 留言, 推噓總分: +6

作者: yuxike - 發表於 2014/08/06 14:16(11年前)

14^F推appendixisu: 如果常常在Gate level debug的人!會不會反組譯成功?08/13 15:30

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