[問題] 使用verilog 轉換成邏輯電路layout

看板Electronics作者mozzan (mozzan)時間13年前 (2013/01/27 22:46)推噓4(4推 0噓 1→)

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大家好~ 我有一個電路想要完成，目前我會寫VERILOG，也會使用quartus 和 modelsim 跑模擬我現在想要把寫好的功能轉換成邏輯閘(and or 連接) 然後用拉邏輯閘方式把他實作出來，現在卡在不知道要怎麼看到整個電路可以轉換成的layout 麻煩了解的大大幫忙一下~~ 謝謝!! p.s. 還是有其他的方式也可，這功能其實也沒有那麼複雜 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.168.100.182

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