不知道如何修改的error
跑mac7x7時出現的error
Error! Module (test) has a `timescale directive but
previous modules do not [Verilog-MODTDN]
"testbench.v", 9: module test;
1 error
這是跑mac7x7_ppl時出現的error
Error! Module or primitive (MAC7X7_PPL) not defined [Verilog-MOPND]
"testbench_ppl.v", 119: MAC7X7_PPL u_mac7x7_ppl(.
clk(clk), .rst(rst), .A(A), .B(B), .C(C));
1 error
好像都要改testbench的樣子
請問助教要如何修改?
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感恩感恩
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.20.63
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