Re: [理工] [計組] pipeline
※ 引述《kyuudonut (善良老百姓)》之銘言：
: 1. http://imgur.com/a/oFAR6
: 請問一下這題 (2)(a) 的 cycle with 5 stages 是不是有打錯?
: 上面 (1) 算出來不是 9 嗎@@
: 2. http://imgur.com/a/5zS6F
: 可以請問一下這個表格再講什麼嗎，完全不知道他想表達什麼QQ
: 謝謝
昨晚想了很久 才發現完全想錯了
這題的第一題是假設只有一個memory也就是說IF MEM 同時做的話會有 structure hazard
然而第二題完全沒有這個假設
所以第二題不會有結構危障產生
https://m.imgur.com/a/W7T94
第二題我做了ㄧ次 如照片那樣
五個stage下 雖然load/store word 指令 不用ALU 但 還是會算ㄧ個 stage 的時間 （有點像nop指令一樣 不做任何事 純粹花時間通過
四個stage 下 EX MEM 合成一個stage (可以想成EX/MEM的pipeline register 被拿掉 故ㄧ個clock 來了 會直接通過兩個stage )
這是我想了ㄧ整晚的結果 我也不知道正不正確 歡迎討論XD
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