[理工] 計組 gate delay

看板Grad-ProbAsk作者 (Cold)時間9年前 (2016/08/15 23:15), 編輯推噓7(7推 0噓 16→)
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張凡 216頁第2小題 請問一下答案寫的3+2+2+2=9 gate delay是怎麼拆解的? 我根據U型圖算 gi pi 1d Gi 2d Pi 1d ->取2d Ci 2d 1d+2d+2d=5d gate delay 如果算到sum delay的話是10d 他gate delay試算到c16 他這邊的c16 是不是就是C4的意思 不知道我哪裡搞錯了 請高手幫我解惑謝謝 http://imgur.com/a/LRqT1 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.113.67.73 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1471274111.A.DCB.html
推
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c16就是c4
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C4
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c4 = C1 第二個要CLA要有C1才可以算c5~c8 同理後面的CLA
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所以答案是 1（算所有g p） + 2（算出第一個CLA之carry
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） + 2 + 2 + 2 = 9
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不過我覺得怪怪的就是了....他怎麼沒算G P的gate delay@@
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抱歉我說錯了哈哈c16應該！=C4
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推
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C4=c16沒錯 我算c16也是5個gate delay
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跪求解神人大大
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推
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這是不是全部都是CLA唷，他是4個小CLA，然後大的是用一
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般加法。所以小CLA1算完才能算小CLA2，一個小CLA是 2 de
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lay，那就是，3+2+2+2。
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推
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可以請問題目從哪裡辨別大的是否也是CLA嗎
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他只有說四個小的是CLA阿。
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推
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所以是題目沒說就假設他是ripple carry adder嗎?
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我覺得張凡這邊gate delay的算法都超奇怪的...
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推
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可是C4=c16 的話 gate delay不就應該是5嗎@@
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推
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這4個CLA是用ripple carry adder方式傳遞才會算到9 gat
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e delay,只有第一個CLA 要等pi跟gi算好才能跟c0經過2
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個delay算出c4,第二個CLA已經把pi,gi算好,等c4進來經過
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2個gate delay就可以算出c8,第三第四以此類推,所以是A4
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P大說的3+2+2+2
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所以他根本沒有去算大C
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