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討論串[理工] 計組 gate delay
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#3
[理工] 計組 gate delay
推噓7(7推 0噓 16→)留言23則，0人參與, 最新作者gy5204301 (Cold)時間9年前 (2016/08/15 23:15), 編輯資訊
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張凡 216頁第2小題. 請問一下答案寫的3+2+2+2=9 gate delay是怎麼拆解的?. 我根據U型圖算. gi pi 1d. Gi 2d Pi 1d ->取2d. Ci 2d. 1d+2d+2d=5d gate delay. 如果算到sum delay的話是10d. 他gate dela
(還有41個字)
#2
[理工] 計組 gate delay
推噓1(1推 0噓 9→)留言10則，0人參與, 最新作者kiwidoit (伊佛利特)時間13年前 (2012/12/26 16:56), 編輯資訊
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請問4 bit CLA 的 maximum delay 是. 4(1+2+1) gates delay 還是 6(1+2+3) gates delay?. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 140.123.237.64. ※ 編輯: kiwidoit 來自: 14
#1
[理工] 計組 gate delay
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者a613204 (胖胖)時間14年前 (2011/09/21 08:54), 編輯資訊
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想請問一下 這三種的critical path delay. RCA. CLA. CSA. 有公式可以算嗎??. 看了書上寫了有點不太懂. RCA 是n個bit的話就是 2*n. 請問一下CLA 是 2*level+1嗎?. CSA又該怎麼算哩~~. --. ※ 發信站: 批踢踢實業坊(ptt.cc
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