[理工] 計組 gate delay

看板Grad-ProbAsk作者 (伊佛利特)時間13年前 (2012/12/26 16:56), 編輯推噓1(1推 0噓 9→)
留言10則, 3人參與, 最新討論串2/3 (看更多)
請問4 bit CLA 的 maximum delay 是 4(1+2+1) gates delay 還是 6(1+2+3) gates delay? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.123.237.64 ※ 編輯: kiwidoit 來自: 140.123.237.64 (12/26 16:57)
推
12/27 00:17, , 1F
給你參考，我是這樣背 Critical path是2n+1 delay是
12/27 00:17, 1F
→
12/27 00:18, , 2F
4n+2 n為level 所以4bit是1 level是6，至於為什麼
12/27 00:18, 2F
→
12/27 00:18, , 3F
我也不知道。..有錯請更正
12/27 00:18, 3F
→
12/27 08:28, , 4F
sum delay 就是一般加法器之 delay.
12/27 08:28, 4F
→
12/27 08:30, , 5F
不過要等carry算好才能開始算
12/27 08:30, 5F
→
12/27 13:58, , 6F
感謝各位的回答，我會這樣問主要是因為
12/27 13:58, 6F
→
12/27 14:00, , 7F
S4=A4 XOR B4 XOR C4(取C4與A4 XOR B4較長者)，再加上一
12/27 14:00, 7F
→
12/27 14:01, , 8F
個XOR delay就是S4的delay time，那XOR算一個gate delay
12/27 14:01, 8F
→
12/27 14:02, , 9F
的話應該是3(C4 delay time)+1(XOR gate delay)=4
12/27 14:02, 9F
→
12/27 14:03, , 10F
可是我不懂為啥白算盤會是3(C4)+3(?)
12/27 14:03, 10F
‣ 更多 kiwidoit 的文章
文章代碼(AID): #1GshkpY7 (Grad-ProbAsk)
‣ 更多 kiwidoit 的文章
文章代碼(AID): #1GshkpY7 (Grad-ProbAsk)