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討論串[建議] 請教有關PLL的D Flip-Flop
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#5
Re: [建議] 請教有關PLL的D Flip-Flop
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者solowang (這就是人蔘啊~)時間19年前 (2007/04/21 00:39), 編輯資訊
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^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^..... 不好意思，可以請問有經驗的前輩們，像以TSMC.18製程...... 所謂的parasitic會重複計算是指MOS的Cgs,Cgd....等電容在post-sim時.... 會重覆計算說
(還有33個字)
#4
Re: [建議] 請教有關PLL的D Flip-Flop
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者invalid (everlasting)時間19年前 (2007/04/18 16:54), 編輯資訊
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不太懂..... 反正在這種情況下. 會跑出除三除四除五各種不同的除數都不會奇怪. locking range是要根據你的input sensitivity去定義的. 以DC準位跑掉造成共振偏移而言. 如果你的輸入振幅不夠大，可能就不會鎖了. 去看PDK裡的說明. LPE的command file我
#3
Re: [建議] 請教有關PLL的D Flip-Flop
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者xuwei (態度 意志 心)時間19年前 (2007/04/18 12:51), 編輯資訊
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如果harmonic tone比其它order的頻率的tone大一個order能減少這個現象嗎?. 想請教一下就是如果DC準位變動造成共振頻率也跟著變動. 但是SCL的locking range 也是有包到這個頻率 那這樣ok嗎?. 以.13來講的話 我跑LPE還是需要加上電晶體去跑. 跑出來的結果
(還有3個字)
#2
Re: [建議] 請教有關PLL的D Flip-Flop
推噓1(1推 0噓 10→)留言11則，0人參與, 最新作者invalid (everlasting)時間19年前 (2007/04/18 11:26), 編輯資訊
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一般來說，除非你的VCO 頻率低. 要不然前面幾級都會用SCL，才可以應付高頻的訊號. 且SCL的另一個優點是不需要輸入訊號Full swing. 基本上如果輸入將當接近共振頻率，訊號可以小到幾十個mV就足以驅動. 但這樣的大小很危險，一不小心可能就除到超過二. 不過這邊最難設計的就是與VCO整合.
(還有387個字)
#1
[建議] 請教有關PLL的D Flip-Flop
推噓5(5推 0噓 1→)留言6則，0人參與, 最新作者weiqi0811 (weiqi0811)時間19年前 (2007/04/18 01:33), 編輯資訊
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請教各位先進. 對於應用在PLL的D Flip-Flop架構. 使用一般我們在數位邏輯看到的D Flip-Flop即可嗎. 因為想說他前端VCO頻率那麼高. 這樣可正常動作嗎??. 還是有其他較好的架構可推薦?. 感謝有經驗前輩告知. Thanks!!. --. ※ 發信站: 批踢踢實業坊(ptt.
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