Re: [建議] 請教有關PLL的D Flip-Flop

看板Electronics作者invalid (everlasting)時間18年前 (2007/04/18 11:26)推噓1(1推 0噓 10→)

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※ 引述《weiqi0811 (weiqi0811)》之銘言： : 請教各位先進 : 對於應用在PLL的D Flip-Flop架構 : 使用一般我們在數位邏輯看到的D Flip-Flop即可嗎 : 因為想說他前端VCO頻率那麼高 : 這樣可正常動作嗎?? : 還是有其他較好的架構可推薦? : 感謝有經驗前輩告知 : Thanks!! 一般來說，除非你的VCO 頻率低要不然前面幾級都會用SCL，才可以應付高頻的訊號且SCL的另一個優點是不需要輸入訊號Full swing 基本上如果輸入將當接近共振頻率，訊號可以小到幾十個mV就足以驅動但這樣的大小很危險，一不小心可能就除到超過二不過這邊最難設計的就是與VCO整合 DC 準位是一個很重要的issue，跑掉之後共振頻率也會變動總之共振頻率就是重點，post-sim要好好做 (不過看起來TSMC的postsim總是估的很重..) 要注意使用RF device的話TSMC警告parasitic會重覆計算不知道現在這個問題解決了沒XD 除了幾級之後，通常會透過differential to single coversion 將差動轉成full swing的單端之後接TSPC 不過TSPC算是動態邏輯閘在低頻的表現不是很好所以如果參考頻率低的話，最後幾級會使用一般static的架構最後通常會來個retime 降低inband的noise 但如果你的VCO頻率太高的話... 用SCL來retime似乎不太實際折衷的選擇是拿中間足以讓TSPC運作的clock來retime.. 不過更高頻的PLL目前似乎是流行Phase switching架構... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.228.246.183

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Zoomyoyo

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ery001

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