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討論串[問題] 邏輯合成後的電路無延遲
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Re: [問題] 邏輯合成後的電路無延遲
推噓11(13推 2噓 17→)留言32則，0人參與, 4年前最新作者spurslover (肥宅最後希望)時間4年前 (2021/07/06 03:03), 4年前編輯資訊
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謝謝各位的回覆. 後來我自己回去檢查時才發現在指令端跟tb裡面重複宣告了. 才導致沒有把sdf時間資訊吃進去. 後來重新跑過發現邏輯合成後的電路有錯QQ. 想請教各位如果RTL層級正確合成完後的電路有錯該從什麼地方下手. 因為我開syn波型檔我知道有錯. 但是要debug也不可能從合成完的code除
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[問題] 邏輯合成後的電路無延遲
推噓4(4推 0噓 2→)留言6則，0人參與, 4年前最新作者spurslover (肥宅最後希望)時間4年前 (2021/07/04 23:42), 4年前編輯資訊
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不好意思想請教一下各位. 目前我將一個已通過testbench 的RTL code 做邏輯合成syn檔案也有順利產生. 在我的了解中. 應該也就是說有順利合成為logic gate的形式. 應該在通過邏輯閘的時候要有延遲產生. 但是我在觀察波型檔的時候卻發現沒有延遲跟合成前的電路delay一樣. 想
(還有344個字)
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