Re: [問題] 晶片post-sim問題
※ 引述《billyzx (阿一一)》之銘言：
: 小弟第一次發文想請問各位大大關於post-sim的問題（手機發文不確定格式是否會亂，抱
: 歉）
: 1.一般tape out前都會跑完嗎（不管學術或業界，類比或數位）？
不會，一堆vector/pattern根本跑不完，會先將晶片的功能分Priority，重要的功能
先跑過corner case；接著先tape out front-end layer(AA, poly, implant layer...)
之後，在back-end metal layer tape out前，還有幾週的時間可以做次重要的功能
postsim，如果有bug，就只能改metal layer或是拿spare/dummy device補一補。
如果等到postsim跑完再tapeput，上面會highlight你到不要不要的~~
: 2.如果不會的話，正常cell-base gate count太大可能沒辦法跑完 whole chip 的 post-
: sim，在類比方面有沒有類似gate count 的東西去衡量到底電路算不算很大？
ㄟ...忘了說，以上是拿自身flash 記憶體設計為例子，你說的似乎是logic design，
這要請其他大大補充了。
: 3.如果會的話模擬總共花多少時間算是正常或是合理的？
就要看投入的人力與待跑的vector而定，甚至是license/workstation的效能都有關係，
這個沒有說的準的數字。
真要給個時間，如果只是小改且只要一個人可以處理的話，1~2週內就可以出去了。
搞不好不用跑postsim, presim OK，你信心度夠，要出去也ok...XD
不過，每次tape out就像蓋廟，蓋完就開始祈禱.....
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反向工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話！
4.Relax and Delay :太過於輕鬆(Relax)，那麼就要有schedule delay的準備！
但是外派到大陸的臺灣郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割！
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