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討論串[問題] 晶片post-sim問題
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#3
Re: [問題] 晶片post-sim問題
推噓2(2推 0噓 0→)留言2則，0人參與, 7年前最新作者wildwolf (可愛的哲哲)時間7年前 (2018/09/27 09:00), 編輯資訊
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只針對數位IC學術界經由CIC下線，一定需要繳交經 Fast-SPICE post-sim 模擬結果，. 並需要包含 PVT variations 考量。. 數位一般用 Fast-SPICE 都可以進行 post-sim 模擬，類比電路通常模擬的問題. 不是很大，是模擬時間需要比較久（有些電路收斂時
(還有90個字)
#2
Re: [問題] 晶片post-sim問題
推噓0(0推 0噓 2→)留言2則，0人參與, 7年前最新作者jfsu (水精靈)時間7年前 (2018/09/26 22:52), 編輯資訊
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不會，一堆vector/pattern根本跑不完，會先將晶片的功能分Priority，重要的功能. 先跑過corner case；接著先tape out front-end layer(AA, poly, implant layer...)之後，在back-end metal layer tape
(還有574個字)
#1
[問題] 晶片post-sim問題
推噓1(1推 0噓 5→)留言6則，0人參與, 7年前最新作者billyzx (阿一一)時間7年前 (2018/09/26 21:23), 編輯資訊
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小弟第一次發文想請問各位大大關於post-sim的問題（手機發文不確定格式是否會亂，抱歉）. 1.一般tape out前都會跑完嗎（不管學術或業界，類比或數位）？. 2.如果不會的話，正常cell-base gate count太大可能沒辦法跑完 whole chip 的 post-sim，在類比方
(還有26個字)
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