Re: [問題] 晶片post-sim問題
※ 引述《billyzx (阿一一)》之銘言:
: 小弟第一次發文想請問各位大大關於post-sim的問題(手機發文不確定格式是否會亂,抱
: 歉)
: 1.一般tape out前都會跑完嗎(不管學術或業界,類比或數位)?
只針對數位IC學術界經由CIC下線,一定需要繳交經 Fast-SPICE post-sim 模擬結果,
並需要包含 PVT variations 考量。
: 2.如果不會的話,正常cell-base gate count太大可能沒辦法跑完 whole chip 的 post-
: sim,在類比方面有沒有類似gate count 的東西去衡量到底電路算不算很大?
數位一般用 Fast-SPICE 都可以進行 post-sim 模擬,類比電路通常模擬的問題
不是很大,是模擬時間需要比較久(有些電路收斂時間要用 ms 來算的)
: 3.如果會的話模擬總共花多少時間算是正常或是合理的?
這種問題沒有意義,需要跑的驗證有時間就靠模擬驗證完整,
沒時間就先驗證比較主要功能。所以 Full-Chip Simulation 有的時候部分模組會
用Verilog層級模擬與類比電路進行混合式訊號模擬,加速模擬速度。
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