Re: [問題] 電路合成後模擬問題

看板Electronics作者 (可愛的哲哲)時間6年前 (2018/01/19 09:58), 編輯推噓4(4推 0噓 6→)
留言10則, 5人參與, 6年前最新討論串2/2 (看更多)
※ 引述《hinoapple (只是個男孩)》之銘言： : 小弟剛接觸合成這塊 : 合成時有timing violation的情況 : https://i.imgur.com/F15fjFk.jpg
實在是看到搖頭，SDF檔案沒有加入gate-level 模擬中， 你的hold time變成 0.5ns 你知道嗎? 一般如果有正確把 SDF檔案加入 gate-level 模擬, hold time 只需要約 0.05ns : https://i.imgur.com/sIuzw1k.jpg
寫SDC檔案的時候, clk_ref 還是 ref_clk 自己統一一下好嗎? : https://i.imgur.com/Ify3NLQ.jpg
: 合成前的波形是這樣 : 但合成後有unknown訊號 : https://i.imgur.com/tmdm6mU.jpg
同第一點說明，你知道你的hold time變成 0.5ns嗎？ 能通過才有鬼。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.123.101.43 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1516327106.A.0C6.html
推
01/19 10:23, 6年前 , 1F
大神出現
01/19 10:23, 1F
推
01/19 13:37, 6年前 , 2F
哇靠 大哥你看得真仔細
01/19 13:37, 2F
→
01/19 13:38, 6年前 , 3F
咦不對 他本來沒有加命令列只有波形啊@_@~
01/19 13:38, 3F
推
01/19 14:08, 6年前 , 4F
感謝大神救了愚笨的學生
01/19 14:08, 4F
→
01/19 14:10, 6年前 , 5F
mmonkeyboyy大大 昨天不知道為什麼命令列被吃掉了沒發
01/19 14:10, 5F
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01/19 14:10, 6年前 , 6F
出去
01/19 14:10, 6F
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01/20 09:17, 6年前 , 7F
希望版上多一點這種教學 初學者受益良多
01/20 09:17, 7F
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01/20 10:20, 6年前 , 8F
樓上 其實 這還是主要是問問題的人也要有些基礎
01/20 10:20, 8F
→
01/20 10:21, 6年前 , 9F
要不真的是問神了@_@ 網上討論有時很難了解問題全貌
01/20 10:21, 9F
推
01/26 16:27, 6年前 , 10F
因為哲哲不是普通人...
01/26 16:27, 10F
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文章代碼(AID): #1QOL3236 (Electronics)
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