[問題] 電路合成後模擬問題

看板Electronics作者 (只是個男孩)時間8年前 (2018/01/19 00:05), 8年前編輯推噓1(1推 0噓 8→)
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小弟剛接觸合成這塊 合成時有timing violation的情況 https://i.imgur.com/F15fjFk.jpg
https://i.imgur.com/sIuzw1k.jpg
https://i.imgur.com/Ify3NLQ.jpg
合成前的波形是這樣 但合成後有unknown訊號 https://i.imgur.com/tmdm6mU.jpg
A友跟我說應該是hold time violation的問題 模擬上的限制導致無法出現實際的電路結果 因為前幾個訊號還有出來 所以要寫一段code丟到tb中或是用ncverilog的指令去解決unknown訊號 但合成出來的檔案應該沒有問題 B友是跟我說 應該是我電路上的設計就有問題 導致合成有錯誤的狀況 想請問版上大大的看法 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.83.126.246 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1516291530.A.FCC.html ※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:05:45
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01/19 00:19, 8年前 , 1F
要交作業了是嗎....
01/19 00:19, 1F
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01/19 00:20, 8年前 , 2F
pwm.....理論上 這種東西不會有holld time 問題
01/19 00:20, 2F
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01/19 00:22, 8年前 , 3F
除非你那兩個之間長到嚇死人 但也很難
01/19 00:22, 3F
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 00:23:14
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01/19 00:23, 8年前 , 4F
你把 signal +delay 去掉 path delay
01/19 00:23, 4F
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01/19 00:23, 8年前 , 5F
這樣就可以知道1想法是不是成立
01/19 00:23, 5F
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01/19 00:24, 8年前 , 6F
合成後unknown去看clock 如果你signal沒送錯的話
01/19 00:24, 6F
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01/19 01:13, 8年前 , 7F
我猜是behavior跟postroute的period沒改
01/19 01:13, 7F
推
01/19 01:16, 8年前 , 8F
樓上是這樣的情況沒錯
01/19 01:16, 8F
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01/19 01:17, 8年前 , 9F
應該說這個方向猜想沒錯 不過真的是問神了XD
01/19 01:17, 9F
※ 編輯: hinoapple (111.83.126.246), 01/19/2018 02:05:55
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