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討論串[問題] 電路合成後模擬問題
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Re: [問題] 電路合成後模擬問題
推噓4(4推 0噓 6→)留言10則，0人參與, 8年前最新作者wildwolf (可愛的哲哲)時間8年前 (2018/01/19 09:58), 編輯資訊
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實在是看到搖頭，SDF檔案沒有加入gate-level 模擬中，. 你的hold time變成 0.5ns 你知道嗎?. 一般如果有正確把 SDF檔案加入 gate-level 模擬, hold time 只需要約 0.05ns. 寫SDC檔案的時候, clk_ref 還是 ref_clk 自己統一
(還有12個字)
#1
[問題] 電路合成後模擬問題
推噓1(1推 0噓 8→)留言9則，0人參與, 8年前最新作者hinoapple (只是個男孩)時間8年前 (2018/01/19 00:05), 8年前編輯資訊
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小弟剛接觸合成這塊. 合成時有timing violation的情況. https://i.imgur.com/F15fjFk.jpg. https://i.imgur.com/sIuzw1k.jpg. https://i.imgur.com/Ify3NLQ.jpg. 合成前的波形是這樣. 但合成後
(還有345個字)
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