Re: [請益] Verilog module reset寫法 2
state4.m 為什麼用non-block assignment ??
如果是要用ISE ，他有一些verilog template 可以套。
建議套用ISE 的template，確保 ISE tool 合成你要的元件。
code 是要寫給 ISE 看，如果 ISE 看不懂，那合出什麼東西就
不知道。
※ 引述《nc23nick (弄牛連)》之銘言：
: 延續之前小弟在版上發問的問題，how to reset counter in state of FSM ?
: 小弟在top module 裡新增一條訊號線clear來reset state裡的counter
: 現在問題來了modelsim output waveform一切正常，但用ise燒fpga
: 吐出的波形在第一次clear觸發後訊號就都錯出(疑是control沒有被reset)
: 想請問大大小弟下面的寫法是否有誤?
: top.m
: ===================================================================
: always @(posedge clk or negedge rst) begin // reset control of unit
: if (~rst) begin
: clear <= 0;
: end
: else if (curr_state == S4 && counter == 10'd127 ||
: curr_state == S5 && counter == 10'd236 || ) begin
: clear <= 1;
: end
: else begin
: clear <= 0;
: end
: end
: ===================================================================
: state4.m
: ===================================================================
: always @(posedge clk or negedge rst) begin
: if(~rst) begin
: control= 1;
: set = 0;
: end
: else begin
: if(set == 0) begin
: control = 0;
: set = 1;
: end
: else
: control = (clear == 1) ? 0 : control + 1;
: end
: end
: ===================================================================
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