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討論串[請益] Verilog module reset寫法 2
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Re: [請益] Verilog module reset寫法 2
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者amistad (amistad)時間9年前 (2016/12/03 16:19), 編輯資訊
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state4.m 為什麼用non-block assignment ??. 如果是要用ISE ，他有一些verilog template 可以套。. 建議套用ISE 的template，確保 ISE tool 合成你要的元件。. code 是要寫給 ISE 看，如果 ISE 看不懂，那合出什麼東西就
#1
[請益] Verilog module reset寫法 2
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者nc23nick (弄牛連)時間9年前 (2016/12/03 15:45), 9年前編輯資訊
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延續之前小弟在版上發問的問題，how to reset counter in state of FSM ?. 小弟在top module 裡新增一條訊號線clear來reset state裡的counter. 現在問題來了modelsim output waveform一切正常，但用ise燒fpga
(還有1120個字)
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