Re: [問題] 分數PLL SDM noise model 問題

看板Electronics作者obov (恩登)時間11年前 (2014/05/05 08:01)推噓6(6推 0噓 1→)

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※ 引述《jamtu (月光下的智慧)》之銘言： : 先說我不是做FNPLL : 但是有做一點SDM : 我就一些基本且直覺的角度來解答這件事情 : 如果有專門做FNPLL的板友請不吝指教 : SDM是一個非線性系統 : 原因是quantization noise跟signal非線性相關 : 只是大部分實際應用的case　 : 統計上quantization noise趨近於additive white noise : 所以我們可以用線性的方式去model white noise 我也很多年沒碰PLL惹不過人生怎摸樣都離不開noise & jitter 所以就大概回一些原則概念 sdm在pll裡面跟在adc dac裡是完全不一樣的東西因為一般情況pll除多少是定值(SSC等例外) 定值->sdm->noise? 要說他是noise當然也對看你怎麼定義noise 可以很確定的是除100.1跟除100.2出來結果完全不一樣如何把它跟VCO phase noise等一概論? 要懂/作sdm pll 必須先: 1.懂pll 2.懂fn pll 別說我太嗆喇類比電路不好混der 早就建議大家投筆從G惹 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 76.103.54.184 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1399248109.A.407.html

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r30385

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DaHahn

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Baneling

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