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討論串[問題] 分數PLL SDM noise model 問題
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#3
Re: [問題] 分數PLL SDM noise model 問題
推噓6(6推 0噓 1→)留言7則，0人參與, 最新作者obov (恩登)時間11年前 (2014/05/05 08:01), 編輯資訊
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我也很多年沒碰PLL惹. 不過人生怎摸樣都離不開noise & jitter 所以就大概回一些原則概念. sdm在pll裡面跟在adc dac裡是完全不一樣的東西. 因為一般情況pll除多少是定值(SSC等例外). 定值->sdm->noise?. 要說他是noise當然也對 看你怎麼定義noise
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#2
Re: [問題] 分數PLL SDM noise model 問題
推噓3(3推 0噓 2→)留言5則，0人參與, 最新作者jamtu (月光下的智慧)時間11年前 (2014/05/04 19:05), 11年前編輯資訊
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先說我不是做FNPLL. 但是有做一點SDM. 我就一些基本且直覺的角度來解答這件事情. 如果有專門做FNPLL的板友請不吝指教. SDM是一個非線性系統. 原因是quantization noise跟signal非線性相關. 只是大部分實際應用的case. 統計上quantization nois
(還有623個字)
#1
[問題] 分數PLL SDM noise model 問題
推噓8(8推 0噓 25→)留言33則，0人參與, 最新作者tjyee (gg)時間11年前 (2014/05/02 23:49), 編輯資訊
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大家好,小弟目前在估分數PLL的output noise,sigma delta modulator這塊比較. 不清楚,參考了很多paper,看到楊育哲博士的論文:. CMOS單晶片分數型鎖相迴路頻率合成器之設計與應用. 裡面有提到,但不知道我看不懂還是講不夠清楚,裡面有整個PLL的NTF,如下圖:
(還有339個字)
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