Re: [問題] 請問一個電壓level shift的問題

看板Electronics作者 (過年就這樣過了~~B)時間14年前 (2011/12/17 15:45), 編輯推噓2(2推 0噓 11→)
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※ 引述《terran0461 (過年就這樣過了~~B)》之銘言： : 各位高手請看一下： : http://myweb.hinet.net/home1/terran/12.png
: 根據圖表，SYNC_IN1/IN2的電壓水準在3.3V，而SYNC_OUT1/OUT2的電壓水準在5V : 此二個訊號的電壓應是由Vcc_sync所造成的，但要如何根據這個線路圖來解釋訊號是如何被level shift??我從圖裡的diode想不通為何會有如此的功用?? : 請各位不吝賜教~~ 請問你所說的buffer design是指那邊?? 當3v的訊號經過一個正向器及Rt後，經一個zener diode pull high到5V 若這個zener diode是ESD的protection，那還是回到老問題了 3V的SYNC_IN是如何被Level shift到5V ?? -- -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 59.121.161.202
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12/17 20:28, , 1F
zener doide沒有pull high的效果阿= =~只是保護
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12/17 20:29, , 2F
逆偏的電壓不要超過5v
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12/17 20:29, , 3F
Level shift 應該是 buffer內完成的吧
12/17 20:29, 3F
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12/17 20:32, , 4F
請問有該BLOCK內的電路嗎??
12/17 20:32, 4F
推
12/17 23:40, , 5F
感謝樓上解釋 至於怎麼被SHIFT的 看著這張圖我還真不
12/17 23:40, 5F
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12/17 23:40, , 6F
知道....
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12/18 12:21, , 7F
更細部的線路就沒了，將它解釋是buffer所完成就合理~
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12/18 17:47, , 8F
可能只是餵3.3v信號給5V buffer而已
12/18 17:47, 8F
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12/18 20:47, , 9F
有可能~不過INPUT還要在設計一下才能已5V VDD收3.3V
12/18 20:47, 9F
推
12/18 22:15, , 10F
用一下C^2MOS類似的結構就可以了 不會很難的
12/18 22:15, 10F
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12/18 22:16, , 11F
往下降的很多就是用個 diode就完了
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08/13 19:20, , 12F
逆偏的電壓不要超過5v https://noxiv.com
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09/17 23:14, , 13F
請問有該BLOCK內的 https://daxiv.com
09/17 23:14, 13F
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文章代碼(AID): #1Ex4Yn78 (Electronics)
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