[問題] verilog

看板Electronics作者 (彼得)時間18年前 (2008/01/09 20:13), 編輯推噓2(2推 0噓 4→)
留言6則, 4人參與, 最新討論串1/9 (看更多)
a*data a 為0或1 data為8bit ex: 0100 1011 想要 0*data=0 1*data=data 在verilog中 這是要用乘法器嗎 用asaign out= a*data好像得不到我要的結果 請問我怎麼做 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 163.22.18.90
推
01/09 20:28, , 1F
1-bit乘其實就是AND而已,把data的每個bit跟a作AND運算
01/09 20:28, 1F
→
01/09 20:30, , 2F
i.e., assign out[i] = a & data[i]; i= 0,1,2,...,7
01/09 20:30, 2F
→
01/09 21:11, , 3F
assign out = (a)? data : 8'h00;
01/09 21:11, 3F
→
01/09 21:13, , 4F
或是用Dino大的作法area更小 不過code會比較難看XD
01/09 21:13, 4F
推
01/09 22:21, , 5F
assign out = a & data ; 不就好了嗎?
01/09 22:21, 5F
→
01/09 22:27, , 6F
assign out = {8{a}} & data;
01/09 22:27, 6F
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