[問題] verilog

看板Electronics作者 (半年之後你會變怎樣)時間14年前 (2011/05/30 23:55), 編輯推噓5(5推 0噓 4→)
留言9則, 7人參與, 最新討論串5/9 (看更多)
因為手邊沒有合成的工具 請教大家 下面這式子 會有幾個減法器 always@(posedge osc_clk) begin if(b > a) abs <= b - a; else abs <= a - b; end 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.15.55
推
05/31 08:17, , 1F
個人認為是一組檢法器，一組加法器
05/31 08:17, 1F
推
05/31 11:30, , 2F
真值表看起來是XOR, design compiler跑出來也是XOR
05/31 11:30, 2F
推
05/31 11:42, , 3F
至於4個位元的，手邊的library沒有減法器，幫不上忙...
05/31 11:42, 3F
推
05/31 18:00, , 4F
如果是1-bit應該就是XOR
05/31 18:00, 4F
推
05/31 21:47, , 5F
你應該多念點書..
05/31 21:47, 5F
→
06/01 02:16, , 6F
= =
06/01 02:16, 6F
→
06/01 08:22, , 7F
加法就是減法壓...不過你寫的verilog實在有夠奇怪！
06/01 08:22, 7F
→
06/01 08:25, , 8F
a-b看成a+(-b) -b這個當然可以啥2補數+1之類的
06/01 08:25, 8F
→
06/02 07:52, , 9F
2個mux 1個sub 1個DFF
06/02 07:52, 9F
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