Re: [請益] 關於除頻電路(verilog)
※ 引述《maxwellee (maxwell)》之銘言：
: : → lulumic:考慮 skew 及 latency, 法 B 比 A 好, 倒數又比正數好 04/30 13:32
: 請問是說如果是二倍週期的話 法A比較好(首篇推文)
: 然後四倍週期的話法B比較好嗎?(上篇推文)
: 再請問倒數怎麼設計呢?
電路大概是長這樣子:
module ClockDividor (CLKD8, CLKD4, CLKD2, CLKSEL_GlitchFree, CLKSEL, ARST_N, CLK);
output CLKD8, CLKD4, CLKD2;
output CLKSEL_GlitchFree;
input CLKSEL;
input ARST_N;
input CLK;
reg [2:0] counter;
wire CLKD8 = counter[2];
wire CLKD4 = counter[1];
wire CLKD2 = counter[0];
always @(posedge CLK or negedge ARST_N) begin
if (!ARST_N) counter <= 3'b0;
else counter <= counter - 1;
end
reg CLKSEL_GlitchFree;
always @(negedge CLK or negedge ARST_N) begin
if (!ARST_N) CLKSEL_GlitchFree <= 1'b0;
else if (counter == 3'b000)
CLKSEL_GlitchFree <= CLKSEL;
end
endmodule
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.66.243.100
推
05/06 20:42, , 1F
05/06 20:42, 1F
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