討論串[請益] 關於除頻電路(verilog)
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最近剛開始學verilog. 正好碰到除頻的部分. 爬文看到這段程式. 有些不懂的想請教一下. 修正一下. 下面這段程式知道是用來消除突波的. 但還是不太懂 CLKSEL_GlitchFree 與 CLKSEL 的用途?. 是的話前後又該接到那裡呢?. (例如在電路上接地?). 問的不好還請見諒~
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電路大概是長這樣子:. module ClockDividor (CLKD8, CLKD4, CLKD2, CLKSEL_GlitchFree, CLKSEL, ARST_N, CLK);. output CLKD8, CLKD4, CLKD2;. output CLKSEL_GlitchFree;
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請問如果是8倍的話 依然是法A較好嗎?. 法A:. always@(posedge clk or posedge rst)begin. if(rst)begin. clk2<=0;. end. else begin. clk2<=~clk2;. end. end. always@(posedge c
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