Re: [問題] 在LAYOUT時如何使電晶體更加"耐壓"

看板Electronics作者 (die)時間15年前 (2009/01/26 12:27), 編輯推噓1(1推 0噓 0→)
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※ 引述《cty (cty)》之銘言： : 假設今天.35製程電晶體VGS 或 VDS 最大可耐壓5V : 想請教LAYOUT時該怎麼做才能使電晶體VGS和VDS耐壓至10V以上? : 感謝! 電路元件應該有分HV與LV的MOS才對，選顆HV的MOS吧 不然就是用ESD的MOS元件，但應該會很佔面積才是。 另外，如果都沒有選擇，那就試著多圍點guard ring，多打一些contact layout時多放寬一點rule，雖然說這些方式或許沒什麼用，但不無小補。 -- 對流血一週仍然不死的生物千萬不能大意……。 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 125.229.1.125
推
01/26 20:56, , 1F
感謝熱心回答 :)
01/26 20:56, 1F
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文章代碼(AID): #19VJkWJ- (Electronics)
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