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討論串[問題] 在LAYOUT時如何使電晶體更加"耐壓"
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#3
Re: [問題] 在LAYOUT時如何使電晶體更加"耐壓"
推噓2(2推 0噓 6→)留言8則，0人參與, 最新作者xzcvb (再拼一下)時間17年前 (2009/01/27 00:36), 編輯資訊
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Overdrive是個常遇到的問題 不過5V OD到10V. 坦白講有點超過.. 12V以上大概不用看了 5V OD 12V成功機率低.. 先看一看5V device Breakdown voltage 有沒有10V以上.. 印象中大約落在 11-12V附近.. (NMOS/PMOS都要看). A.
(還有780個字)
#2
Re: [問題] 在LAYOUT時如何使電晶體更加"耐壓"
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者jfsu (die)時間17年前 (2009/01/26 12:27), 編輯資訊
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電路元件應該有分HV與LV的MOS才對，選顆HV的MOS吧. 不然就是用ESD的MOS元件，但應該會很佔面積才是。. 另外，如果都沒有選擇，那就試著多圍點guard ring，多打一些contact. layout時多放寬一點rule，雖然說這些方式或許沒什麼用，但不無小補。. --. 對流血一週仍
#1
[問題] 在LAYOUT時如何使電晶體更加"耐壓"
推噓0(0推 0噓 4→)留言4則，0人參與, 最新作者cty (cty)時間17年前 (2009/01/26 03:03), 編輯資訊
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假設今天.35製程電晶體VGS 或 VDS 最大可耐壓5V. 想請教LAYOUT時該怎麼做才能使電晶體VGS和VDS耐壓至10V以上?. 感謝!. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 125.232.240.27. ※ 編輯: cty 來自: 125.232.240
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