Re: [問題] 請問關於delay加法器的寫法
※ 引述《aaming (............)》之銘言：
: 最近寫verilog遇到了一個問題
: 如下圖
: In ----------> + ------>Out
: | ^
: | |(-)
: | |
: Z^(-128) |
: | |
: | |
: -------
: 由於用了128個dely cell 只會傻傻的使用一級一級串接的寫
: 在撰寫上非常的不方便, 所以上來請教有高手可以幫個忙吧
: 大家集思廣益一下, 非常感謝^^
假設in是 1bit 好了
reg shift_register[127:0];
integer i ;
always @ (posedge clk or negedge n_rst)begin
if(!n_rst)begin
shift_register <= 'b0 ;
end
else begin
shifer_register[0] <= #(1) in ;
for(i=0 ; i<127 ; i=i+1)begin
shifer_register[i+1] <=#(1) shifer_register[i] ;
end
end
end
假如你的in是n bit
就寫n個always block
宣告和中間變數i部分就要自己調整
我只會這樣
不然就是叫C code幫你寫
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◆ From: 140.114.15.178
※ 編輯: sasako 來自: 140.114.15.178 (04/08 23:16)
※ 編輯: sasako 來自: 140.114.15.178 (04/09 00:39)
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04/09 23:49, , 1F
04/09 23:49, 1F
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