[問題] 請問關於delay加法器的寫法
最近寫verilog遇到了一個問題
如下圖
In ----------> + ------>Out
| ^
| |(-)
| |
Z^(-128) |
| |
| |
-------
由於用了128個dely cell 只會傻傻的使用一級一級串接的寫
在撰寫上非常的不方便, 所以上來請教有高手可以幫個忙吧
大家集思廣益一下, 非常感謝^^
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.150.118
※ 編輯: aaming 來自: 140.113.150.118 (04/08 21:03)
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