Re: [問題] verilog語法問題
不是宣告的問題, 是你該用 combinational block:
always @*
begin
case (State)
2: input = 1;
default: input = 0;
endcase
end
※ 引述《yaote ()》之銘言：
: 小弟最近寫verilog遇到一些問題
: reg input
: always@(posedge Clk or negedge nReset)
: begin
: if(State ==2 )
: input <= 1;
: end
: 照理來說，這邊的input將會在下一個Clk cycle才會賦值，並不會在當下給值，
: 因為他宣告為reg，我要怎麼用才會進去那個state馬上給值呢?
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◆ From: 122.120.36.156
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