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討論串[問題] verilog語法問題
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#1
[問題] verilog語法問題
推噓3(3推 0噓 4→)留言7則，0人參與, 最新作者zxcvbnm321 (......)時間17年前 (2007/06/03 19:57), 編輯資訊
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請問一下. 若是宣告一個array. 像這樣. reg[31:0] block[7:0]. 如果我想拿其中一個block的其中一段bit出來做運算. 例如第2個block的[31:20]這一段. 我應該怎嚜寫呢?. 應該不能用兩個[]吧?. 印象中這樣應該是錯的. 而 block[2]. 這樣寫的話
#2
Re: [問題] verilog語法問題
推噓2(2推 0噓 0→)留言2則，0人參與, 最新作者tkhan (腦殘)時間17年前 (2007/06/03 20:22), 編輯資訊
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建議盡量不要用array，因為debug的考量... 用array，在waveform上沒辦法直接拉出來看... 像這種情形就宣告八個reg來使用... --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 219.70.216.56.
#3
[問題] verilog語法問題
推噓5(5推 0噓 1→)留言6則，0人參與, 最新作者zxcvbnm321 (......)時間17年前 (2007/06/13 15:25), 編輯資訊
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我知道這應該是很基本的問題. 不過我始終沒動力去翻開厚厚的課本查說明在哪裡. 偷懶來這邊希望版眾指導一下..... always@(*). ...... ........... *是什麼意思.........?. 是等同於所有 blocking assignment 等號右邊的通通or起來嗎....
#4
[問題] verilog語法問題
推噓2(2推 0噓 5→)留言7則，0人參與, 最新作者yaote時間16年前 (2008/01/30 00:21), 編輯資訊
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小弟最近寫verilog遇到一些問題. reg input. always@(posedge Clk or negedge nReset). begin. if(State ==2 ). input <= 1;. end. 照理來說，這邊的input將會在下一個Clk cycle才會賦值，並不會在當
#5
Re: [問題] verilog語法問題
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者yaote時間16年前 (2008/01/30 00:52), 編輯資訊
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感恩，接下來有各問題，如果我把他改寫成. always@(posedge Clk or negedge nReset). begin. if(State == 2). begin. if(enable) input<=1;. else input<=0;. if(counter == 10). St
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