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討論串[問題] verilog語法問題
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#7
[問題] verilog語法問題
推噓1(1推 0噓 2→)留言3則，0人參與, 最新作者p7pp7 (經驗法則)時間13年前 (2012/04/19 04:29), 編輯資訊
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最近剛學硬體描述語言. 有個基本的語法問題想請教各位前輩. 主要是希望能夠控制led燈跑的次數. 如果是寫成這樣的話. always @(posedge clk). begin. if(rst) // the rst is high. begin. if(count == 24'h3B8D80) /
(還有711個字)
#6
Re: [問題] verilog語法問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者motor447 (motor447)時間18年前 (2008/01/30 13:14), 編輯資訊
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不是宣告的問題, 是你該用 combinational block:. always @*. begin. case (State). 2: input = 1;. default: input = 0;. endcase. end. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ Fro
#5
Re: [問題] verilog語法問題
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者yaote時間18年前 (2008/01/30 00:52), 編輯資訊
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感恩，接下來有各問題，如果我把他改寫成. always@(posedge Clk or negedge nReset). begin. if(State == 2). begin. if(enable) input<=1;. else input<=0;. if(counter == 10). St
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#4
[問題] verilog語法問題
推噓2(2推 0噓 5→)留言7則，0人參與, 最新作者yaote時間18年前 (2008/01/30 00:21), 編輯資訊
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小弟最近寫verilog遇到一些問題. reg input. always@(posedge Clk or negedge nReset). begin. if(State ==2 ). input <= 1;. end. 照理來說，這邊的input將會在下一個Clk cycle才會賦值，並不會在當
#3
[問題] verilog語法問題
推噓5(5推 0噓 1→)留言6則，0人參與, 最新作者zxcvbnm321 (......)時間18年前 (2007/06/13 15:25), 編輯資訊
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我知道這應該是很基本的問題. 不過我始終沒動力去翻開厚厚的課本查說明在哪裡. 偷懶來這邊希望版眾指導一下..... always@(*). ...... ........... *是什麼意思.........?. 是等同於所有 blocking assignment 等號右邊的通通or起來嗎....
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