Re: [問題] verilog combinational loop
看板Electronics作者Maddulin (what else do u focus?)時間19年前 (2007/04/03 01:44)推噓0(0推 0噓 0→)留言0則, 0人參與討論串3/3 (看更多)
※ 引述《tkhan (腦殘)》之銘言：
: ※ 引述《DecadentX (失蹤很久的鑰匙)》之銘言：
: : 想請教 combinational loop 會產生什麼樣的問題
: : 我發現合成面積變大
: : 前輩有沒有發現其他問題??
: : 學長說是不好的 coding style, 不過還不是很清楚為何不好??
: : 希望板上前輩解惑~~
: : Ex.
: : assign a = (a<b) ? b : a;
: : assign x = (enable) ? a : x;
: 你自己推導一下，當系統開始的時候。
: a和x的值會是多少？..
: 0,1,x ??
這和系統初始值無關
給定的兩個例子, 特別是下面的就是標準的latch行為
cell-based flow, synthesizer 由 STA (static timing analysis)
決定synthesis mapping, optimation的過程
某個path 存在 timing loop 是無法直接做STA
簡單的方法就是避免這類的設計
否則就設定false path 或 case analysis 命令不計算這條path STA
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