Re: [問題] verilog combinational loop

看板Electronics作者tkhan (腦殘)時間19年前 (2007/04/03 01:16)推噓0(0推 0噓 3→)

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※ 引述《DecadentX (失蹤很久的鑰匙)》之銘言： : 想請教 combinational loop 會產生什麼樣的問題 : 我發現合成面積變大 : 前輩有沒有發現其他問題?? : 學長說是不好的 coding style, 不過還不是很清楚為何不好?? : 希望板上前輩解惑~~ : Ex. : assign a = (a<b) ? b : a; : assign x = (enable) ? a : x; 你自己推導一下，當系統開始的時候。 a和x的值會是多少？.. 0,1,x ?? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 219.70.216.56

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DecadentX

04/03 01:37, , 1^F

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tkhan

04/03 08:20, , 2^F

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tkhan

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