[問題] verilog combinational loop
想請教 combinational loop 會產生什麼樣的問題
我發現合成面積變大
前輩有沒有發現其他問題??
學長說是不好的 coding style, 不過還不是很清楚為何不好??
希望板上前輩解惑~~
Ex.
assign a = (a<b) ? b : a;
assign x = (enable) ? a : x;
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.81.166.115
※ 編輯: DecadentX 來自: 219.81.166.115 (04/03 01:00)
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